基于fpga的光电数据采集和处理采集系统设计毕业设计(编辑修改稿)

基于fpga的光电数据采集和处理采集系统设计毕业设计(编辑修改稿)内容摘要：

管，由于其响应频率很高，速度快又比较容易实现。 所以其对应的电路图是： 图 26 PIN 光电二极管的电路图及其放大电路 至此讲解了传感器的三个模块： DAC8571， LD， Ge 薄膜， PIN 光电二极管，以及一些用于电路信号放大的电路图。 通过这三个模块就能够得到我们想要的信号外界一些参量的电信号。 然而 FPGA 不能够 识别模拟信号所以需要把电信号转化成数字信号。 因此需要一个模数转换器。 模数模块 模数转换器有许多种，一种经济节约型，例如 ADC0809，另一种是高精度型，例如ADS1115。 下面就这两种类型的模数转换器做一下对比。 ADC0809 这是大家在大学期间第一个学到的 ADC 器件，所以就首先来谈论一下他的特点。 ADC0809 是 8 位的逼近式 A/D 转换器，其内部有一个 8 通道的多路开关，它可以根据地址码锁存译码后的信号，只选通 8 路模拟输入信号中的一个进行 A/D 转换，是目前国内应用最广泛的 8 位通用 A/D 芯片 [4]。 他的一些主要特性如下： 1） 8 路输入通道， 8 位 A/D 转换器，即分辨率为 8 位。 2）具有转换起停控制端。 武汉理工大学毕业设计（论文） 7 3）转换时间为 100μs(时钟为 640kHz 时 )， 130μs（时钟为 500kHz 时）。 4）单个 +5V 电源供电。 5）模拟输入电压范围 0～ +5V，不需零点和满刻度校准。 6）工作温度范围为 40～ +85 摄氏度。 7）低功耗，约 15mW。 ADS1115 ADS1115 是业内尺寸最小的 16 位 ADC， ADS1115 在节省空间方面拥有无可比拟的优势， 它增加了产品的可集成性。 而且它是 专为实现精密、高功效且简便 的系统设计的 ，ADS1115 能够以高达 860SPS 的可编程数据数率执行转换，电流消耗仅为 150181。 A（典型值），工作电压低至 2V[5]。 它的主要特性如下： 1） QFN (RUG) 封装： x x 2） 数据数率： 8 – 860SPS 3） 电源电流： 150181。 A（典型值） 4） 电源电压： – 5） 片上集成： 6)振荡器和低漂移基准 7)偏移电压： 100181。 V 8） 扩展温度范围： 40176。 C 至 +125176。 C 由上面两种 ADC0809 和 ADS1115 的一些特性的了解我们可以知道，我们这个设计应该选择 ADS1115。 有如下几个主要的原因： 1）它是 16 位的 ADC，所以它的精度会更加高。 ADC0809 的精度是 8 位。 2）它是 I2C 器件，可以通过 I2C 协议来实现驱动，方便集成处理； 3）它使用的温度范围是 40176。 C 至 +125176。 C；而 ADC0809 只能在 40176。 C 至 +80176。 C 4）在实验的时候我们要尽量的获得更加精确实验数据才能够更好的减少批量生产的价格。 因为这是实验可以选择比较贵而且比较好的 ADC，如果到了实际的使用之中就要根据实际的应用环 境来选择我们需要的器件，以达到我们对特殊环境的要求。 至此选择出了模数转换器是 ADS1115。 然后对其进行电路图的设计如下： 武汉理工大学毕业设计（论文） 8 图 27 ADS1115 的电路图设计 显示模块 显示模块在 FPGA 的开发板自带了，基于方便考虑所以我们就直接选用 FPGA 上面的 LCD1602。 所以方便使用和集成。 除此之外，它还有一些其他的优点： 1） 显示质量高 由于液晶显示器每一个点在收到信号后就一直保持那种色彩和亮度，恒定发光，而不像阴极射线管显示器（ CRT）那样需要不断刷新新亮点。 因此，液晶显示器画质高且不会闪烁。 2） 数字式接口 液晶显示器都是数字式的，和 FPGA 系统的接口更加简单可靠，操作更加方便。 3） 体积小、重量轻 液晶显示器通过显示屏上的电极控制液晶分子状态来达到显示的目的，在重量上比相同显示面积的传统显示器要轻得多。 4） 功耗低 相对而言，液晶显示器的功耗主要消耗在其内部的电极和驱动 IC 上，因而耗电量比其它显示器要少得多 [67]。 武汉理工大学毕业设计（论文） 9 3 FPGA 可编程逻辑器件 在本设计中的主要的重点就是 FPGA，需要用它来驱动 ADS1115 和 DAC8571，虽然用它实现的功能不是很多，用它实现的功能一个是 I2C 协议中的读信 号，另外一个是 I2C 协议中的写信号，但是由于 FPGA 芯片的可复制性比较高，它运行程序可以并行运行，所以如果需要再用多加个模块的时候，就可以直接加到 FPGA 芯片之中，这样就可以增加系统的集成性和可操作性。 从而大大简化了电路板的复杂程度。 下面介绍一下他的结构、特点以及设计方法。 FPGA 简介 在可编程逻辑器件芯片内部，按一定的排列方式集成了大量的门和触发器等基本逻辑元件。 使用者可利用特定的计算机开发工具（软件包和硬件电路、编程电缆）对其进行加工，即按设计要求将这些芯片内部的元件连接起来（此过程称为编程或 设置），使之实现完成某个数字逻辑电路或系统的功能，成为一个可在实际电子系统中使用的专用集成电路（ ASIC）随着集成电路工艺的日臻完善，集成度急剧攀升，功能日益强大。 可编程逻辑器件广阔的应用前景备受业内人士的瞩目。 由于其内部结构的不同，目前应用较广泛的有 CPLD 和 FPGA。 目前，很多学校和公司都开发了可编程逻辑器件实验板，这些实验板上采用了如下几个公司的产品： Xilinx 公司，主要产品为 FPGA 和 CPLD，目前各学校和公司制做实验板的常用芯片为 FPGA 4000 系列， Spartan XCS05 和 XC95108 系列 CPLD。 Lattice 公司 该公司已经和 AMD 公司合并，该公司生产 GAL 和 CPLD 产品，目前各学校和各公司制作实验板的常用芯片为 ISP1016 和可编程开关 GDS14.。 AMD 公司，该公司生产MACH 系列产品，常用芯片为 MACH4128 和 MACH211SP15JC。 Altera 公司，该公司生产 FPGA 和 EPLD，常用芯片为 EPLD7000 系列产品 7128 和 FPGA10K 系列产品10K10Lattice 公司 介绍： Lattice 是 ISP（在线可编程）技术的发明者， ISP 技术极大的促进了 PLD 产品的发展， 80 年代和 90 年代初是其黄金时期，但很快被 Xilinx， Altera 超过。 与 ALTERA 和 XILINX 相比，其开发工具比略逊一筹。 中小规模 PLD 比较有特色，种类齐全。 99 年收购 Vantis（原 AMD 子公司） ,20xx 年收购 Lucent 微电子的 FPGA 部门，是世界第三大可编程逻辑器件供应商。 目前 Lattice 公司在上海设有研发部门 [8]。 FPGA 基本内部构造及功能分析 FPGA 是可编程逻辑器件，属于特殊 ASIC 芯片的一类，是在 PAL、 GAL 等可编程逻辑器件基础上发展起来的。 同以往的 PAL、 GAL 等相比较 :FPGA 的规模比较大，适合于时序、组合逻辑等电路应用场合，可以替代几十块甚至上百块通用分立 IC 芯片，武汉理工大学毕业设计（论文） 10 尽管 FPGA 以及其它类型的 PLD 器件的结构各有其特点和处，但是概括起来它都是由三大部分组成的 : 1）一个二维的逻辑块阵列，构成 CPLD 器件的逻辑组成核心。 2）输入 /输出模块。 3）连接逻辑块的互联资源，连线资源由各种长度的线段组成，也包括用于连接逻辑块之间，逻辑块与输入输出部分的可编程连接开关。 图 31 FPGA 内部结构图 同样，还有一个时钟电路用于驱动时钟信号到每一个逻辑 模块中的每一个触发器。 另外，还可能有额外的逻辑资源，像 ALU、存储器和译码器 [9]。 可编程逻辑块阵列 可配置逻辑模块（ CLB）包含了 FPGA 的可编程逻辑。 典型的 CLB，它包含了用于任意组合逻辑函数的 RAM；还包含了用于钟控存储单元的触发器和多路选择器，这样就便于在模块中为逻辑电路布线以及模块内部的逻辑电路与外部资源之间的布线连接。 这些多路选择器还允许极性的选择、复位输入和清除输入选择。 注意，逻辑输出不需要通过触发器。 设计者可以利用一个 CLB 产生简单的组合逻辑。 正因为如此，多个 CLB 能够，而且 经常被连接在一起，以实现复杂的布尔逻辑。 FPGA的这种优于 CPLD 的优点，意味着设计者能够用几个 CLB 串联在一起来实现非常复杂的逻辑。 不幸的是，在一个 FPGA 中传递时是全部延时的总量。 因此这个优点也导致了所做的设计在速度方面的全面下降 [10]。 可编程输入 /输出块 可配置 I/O 模块适用于将信号传送到芯片上，然后再将信号传出芯片。 输出缓冲器B1 有可编程的控制器，它们可以是缓冲器成为三态或集电极开路状态，并且可控制缓冲器的输出摆率。 这些控制端允许 FPGA 输出到大多数标准的 TTL 或 CMOS 器件。 输入武汉理工大学毕业设计（论文） 11 缓 冲器 B2 能够被编程为不同的输出阈值电压。 典型的阈值电压为 TTL 或 CMOS 电平，以便于和 TTL 或 CMOS 器件相接口。 在每一个引脚上的输入和输出缓冲器的组合以 及它们的可编程性，意味着每一个 I/O 模块都可以被用于一个输入信号、一个输出信号或者一个双向信号。 互连资源 FPGA 的互连电路与 CPLD 的完全不同，但它却非常类似于一个门阵列 ASIC 的互连电路。 图 9 示出了互连资源的可配置逻辑模块（ CLB）结构。 每一个 CLB 都被连接到与它紧挨着的其他 CLB 上，如图中左上角所示 CLB。 这些连线有时被称作短线（注意，为简单起见，图中只画出了左上角 CLB 的连线，实际上，所有四个 CLB 都有连线分别与最靠近它们的其他 CLB相连。 这些连线使得那些因过于复杂而无法装入某个单一 CLB的逻辑能够被分开装入多个 CLB）。 图 32 互连资源 其他的路径资源由经纬连线所组成。 这些连线在到达开关矩阵之前经过许多 CLB。 这些开关矩阵允许信号从一个开关矩阵传递到另一个开关矩阵，再传递到下一个开关矩阵，最后连接到 CLB。 这些 CLB 可能彼此相互关联，但又互相原理。 这种传递新好方法 的缺点是每一条通过某个开关矩阵的路径都会导致一个显著的延时。 经常的情况是，为了通过芯片传递信号，路径的延时变得比逻辑门的延时还要大 [11]。 第三种类型的路径资源是长线，设计者可以用它去连接某些条件苛刻的 CLB，即这些 CLB 在芯片上的物理位置彼此相连“甚远”，而它们之间的连接又不会产生太大的延时。 这些长线通常是从一个 CLB 模块的末端一直通向另一个 CLB 模块，而中间并不与某个开关矩阵相连。 对于条件苛刻的路径逻辑，长线确保不会产生显著的延时。 长线还可以在芯片当中被用作总线。 时钟电路 特殊的 I/O 模 块被分布在芯片的周围。 它具有特殊的高驱动能力的时钟缓冲器 ——时钟驱动器。 这些缓冲器被连接到芯片的时钟输入引脚，它们驱动时钟信号到全局时钟武汉理工大学毕业设计（论文） 12 线上。 这些全局时钟线以一种被称之为时钟树的结构形式遍布整个器件。 这些时钟显示为了较小的时钟上升时间和快速的时钟传播时间而设计的，正如以后要讨论的那样，用FPGA 设计电路必须是同步的，因为利用 FPGA 的路径资源不能保证信号的军队上升时间和延迟时间。 只有当使用从时钟缓冲器而来的时钟信号时，相关的延迟和上升时间才能使微小的和可预测的。 FPGA 中 I2C 协议的实现 I2C（ Inter－ Integrated Circuit）总线是由 PHILIPS 公司开发的两线式串行总线，用于连接 微控制器 及其外围设备。 是微电子通信控制领域广泛采用的一种总线标准。 它是同步通信的一种特殊形式，具有接口线少，控制方式简单，器件封装形式小，通 信速率较高等优点。 的性能 标准 I2C 总线传输速率可以到 100Kbit/s，通过使用了 7 位地址码，就能支持 128 个设备。 加强型 I2C 总线用了 10 位地址码（能够支持 1024 个设备），快速模式（ 400Kbit/s）和高速模式（最高有 ）。 I2C 是多主控总线，所以任何一个设备都能像主控器一样工作，并控制总线。 总线上每一个设备都有一个独一无二的地址，根据设备它们自己的能力，它们可以作为发射器或接收器工作。 多路微控制器能在同一个 I2C 总线上共存。 只要很小的电路附件， I2C总线就能够支 持设备在不同电平下工作（例如： 伏和 5 伏）， I2C 总线的工作情况 I2C 总线的规范中规定了如何在两个设备之间传递数据，采取的方法是总线仲裁、时钟同步和总线的电气特征。 在一次数据传输中，一个设备扮演临时主控器，开始在它和一个有单一地址设备（从控器）之间的传输。 主控器为数据传输产生时钟信号。 规范中要求数据线（ SDA，串行数据线）只有在时钟（ SCL，串行时钟线）处于低平时才能变化。 总线的一次典型工作流程如下： 1） 开始：信号表明传输开始。 2） 地址：主设备发送地址信息，包含 7 位的从设备地址和 1 位的指示位（表明读或者写，即数据。