基于fpga的dds函数波形发生器设计毕业设计(编辑修改稿)

基于fpga的dds函数波形发生器设计毕业设计(编辑修改稿)内容摘要：

波形，其工作过程为： (1) 确定频率控制字 K； (2) 在时钟脉冲正的控制下，该频率控制字累加至相位累加器生成实时数字相位值； (3) 将相位值寻址 ROM 转换成正弦表中相应 的数字幅码。 (4) 模块 DAC 实现将 NCO 产生的数字幅度值高速且线性地转变为模拟幅度值， (5) DDS 产生的混叠干扰由 DAC 之后的低通滤波器滤除。 FPGA、 CPLD 概述 FPGA(现场可编程门阵列 )与 CPLD(复杂可编程逻辑器件 )都是可编程逻辑器件，它们是在 PAL、 GAL 等逻辑器件的基础之上发展起来的。 同以往的 PAL、第二章 DDS理论与实现工具 ___________________________________________________________________________________________ 共 30 页 第 11 页 GAL 等相比较， FPGA、 CPLD 的规模比较大，它可以替代几十甚至几千块通用IC 芯片。 这样的 FPGA、 CPLD 实际上就是一个子系统部件。 这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢 迎。 经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。 比较典型的就是 Xilinx 公司的 FPGA 器件系列和 Altera 公司的 CPLD 器件系列，它们开发较早，占用了较大的 PLD 市场。 通常来说，在欧洲用 Xilinx 的人多，在日本和亚太地区用 ALTERA 的人多，在美国则是平分秋色。 全球 PLD／ FPGA 产品 60％ 以上是由 Altera 和 Xilinx 提供的。 可以讲 Altera 和 Xilinx 共同决定了 PLD 技术的发展方向。 当然还有许多其它类型器件，如： Lattice、 Vantis、 Actel、 Quicklogic、 Lucent 等。 尽管 FPGA、 CPLD 和其它类型 PLD 的结构各有其特点和长处，但概括起来，它们是由以下三大部分组成的： 逻辑单元：为一个二维逻辑块阵列，构成了 PLD 器件的逻辑组成核心； 连线资源：连接逻辑块的互连资源； 输入输出块：由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块、逻辑块与输入输出块之间的连接。 对用户而言， CPLD 与 FPGA 的内部结构稍有不同，但用法一样，所以多数情况下，不加以区分。 FPGA、 CPLD 芯片都是特殊的 ASIC 芯片，它们除了具有 ASIC 的特点之外， 还具有以下几个优点： 1．随着 VISI(Very Large Scale IC，超大规模集成电路 )工艺的不断提高单一芯片内部可以容纳上百万个晶体管， FPGA、 CPLD 芯片的规模也越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。 2． FPGA、 CPLD 芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。 所以， FPGA、 CPLD 的资金投入小，节省了许多潜在的花费。 3．用 户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。 所以，用 FPGA／ PLD 试制样片，能以最快的速度占领市场。 FPGA、 CPLD 软件包中有各种输入工具和仿真工具，及版图设计工具和编第二章 DDS理论与实现工具 ___________________________________________________________________________________________ 共 30 页 第 12 页 程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出 FPGA、 CPLD的优势。 电路设计人员使用 FPGA、 CPLD 进行电路设计时，不需要具备专门的IC(集成电路 )深层次的知识， FPGA、 CPLD 软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。 Cyclone 系列介绍 Cyclone 是 Altera 中等规模 FPGA， 20xx 年 12 月份推出。 从那以后，己向全球数千位不同的客户交付了数百万片，成为 Altera 历史上采用最快的产品。 它采用 u m工艺、全铜 SRAM 工艺、 内核供电，容量从 2910 个逻辑单元到20xx0 个逻辑单元，并嵌入了 4 级最多为 64 个 RAM 块 (128x36bit)。 Cyclone 器件支持大量的自外数据传输的单端 I， O 标准，包括 LVTTL、 LVCMOS、 PCL、SSTL2 和 SSTL3。 为满足设计者更快数据速率和信号传输能力的需要， Cyclone器件还设有高达 311Mbps 的低压差信令 (LVDS)兼容通道。 由于采用 了特殊的三级布线结构，其裸片尺寸大大降低。 Cyclone 器件的性能可与业界最快的 FPGA芯片相抗衡，是一种低成本 FPGA 系列，目前的主流产品，它具有以下特点： 可编程逻辑器件，具有实现宏功能的增强嵌入式阵列 (例如实现高效存储和特殊的逻辑功能 )和实现一般功能的逻辑阵列，每个 EAB 的双口能力达到 36 比特宽，可提供低价的可编程片上系统 (systemonaprogrammablechip， SOPC)集成。 高密度： 2 万到 20 万个典型门，高达 294912 位内部 RAM(每个 EAB 有 4096 位，这些都可在不降低逻辑能力的情况下使用 )。 系统级特点：多电压接口支持 1． 5V、 1． 8V、 2． 5V、 3． 3V 和 5V 设备；低功耗；双向 I／ O 性能达到 640MHz：完全支持 33MHz 或 66MHz， 3． 3V 的PCI 局部总线标准；内置 JTAG 边界扫描测试电路；可在 1． 5V内部电源电压下工作；通过外部的配置器件、智能控制器或 JTAG 端口可实现在线重配置 (ICR，InCircuit reconfigurability)。 灵活的内部连线：快速、可预测连线延时的快速通道；实现算术功能 (诸 如快速加法器、计数器和比较器 )的专用进位链；实现高速、多扇入功能的专用 级联链；实现内部总线的三态模拟；多达六个全局时钟信号和四个全局清除信 号。 第二章 DDS理论与实现工具 ___________________________________________________________________________________________ 共 30 页 第 13 页 强大的 I／ O 引脚：每个引脚都有一个独立的三态输出使能控制和漏极配 置选项；可编程输出电压的功率控制，可减小开关噪声。 具有锁相环 (PLL)和全局时钟网络，提供完整的时钟管理方案。 其 PLL 具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统 级 的时钟管理和偏移控制。 PLL 常用于同步内部器件时钟和外部时钟，使内部工 作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到 输出 (TC0)和建立 (TSU)时间。 本设计中采用的是 CycloneII系列的 EP2C70F896C6N，它包含 68416 个逻辑单 元，片内集成四 个锁相环， 采用 896 脚 FBGA 封装。 Verilog HDL 语言简介 Verilog HDL 是目前应用最为广泛的硬件描述语言． Verilog HDL 可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合， 仿真验证和时序分析等。 Verilog HDL 适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． Verilog HDL 进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． Verilog HDL 是一种硬件描述语言 (Hardware Description Language)，为了制作数字电路而用来描述 ASICs 和 FPGA 的设计之用。 Verilog 的设 计者 要以 C编程语言为基础设计一种语言，可以使工程师比较容易学习。 Verilog 是由 Gateway Design Automation 公司于大约 1984 年开始发展。 Gateway Design Automation 公司后来被 Cadence Design Systems 于 1990 年所购并。 现在 Cadence 对于 Gateway 公司的 Verilog 和 VerilogXL 模拟器拥有全部的财产权。 对于 专用集成电路 （ ASIC） 设计人员，则必须首先掌握 Verilog，因为在 IC设计领域， 90％ 以上的公司都是采用 Verilog 进行 IC 设计。 设计人员通过计算机对 HDL 语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。 第二章 DDS理论与实现工具 ___________________________________________________________________________________________ 共 30 页 第 14 页 FPGA 设计流程 完整地了解利用 EDA技术进行设计开发的流程对于正确地选择和使用 EDA软件，优化设计项目，提高设计效率十分有益。 一个完整的、典型的 EDA设计流程既是自项向下设计方法的具体实施途径，也是 EDA工 具软件本身的组成结构。 将电路系统以一定的表达方式输入计算机，是在 EDA软件平台上对 FTGA／CPLD开发的最初步骤。 通常，使用 EDA工 具的设计输入可分为两种类型。 (1)图形输入 图形输入通常包括原理图输入、状态图输入和波形图输入等方法。 状态图输入方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在 EDA工具的状态图编辑器上给出状态图，然后由 EDA编译器和综合器将此状态变化流程图形编译综合成电路网表。 波形图输入方法则是将待设计的电路看成是一个黑盒子，只需告诉 EDA工具该黑盒子电路的输入和输出时序波形图， EDA工具即能据此完成黑盒子电路 的设计。 原理图输入方法是一种类似于传统电子设计方法的原理图编辑输入方式，即在 EDA软件的图形编辑 界面上绘制能完成特定功能的电路原理图。 原理图由逻辑器件 (符号 )和连接线构成，图中的逻辑器件可以是 EDA软件库中预制的功能模块，如与门、非门、或门、触发器以及各种 74系列器件功能的宏功能模块，甚至还有一些类似于口 (Intellectual Property)核的功能块。 用原理图表达的输入方法的优点是显而易见的，如设计者进行电子线路设计不需要增加诸如 HDL等的相关知识；设计过程形象直观，适用于初学者或教学演示；对于较小的电路模型，其结构与实际电路十分接近，设计者易于把握电路全局；由于设计方式接近于底层电路布局 ，因此易于控制逻辑资源的耗用，节省面积。 然而，使用原理图输入的设计方法的缺点同样是十分明显的，如由于图形设计方法并没有得到标准化，不同的 EDA软件中的图形处理工具对图形的设计规则、存档格式和图形编译方式都不同，因此图形文件兼容性差，难以交换和管理；随着电路设计规模的扩大，原理图输入描述方法必然引起一系列难以克服的困难，如电路功能原理易读性下降，错误排查困难，整体调整和结构升级困难。 例如，将一个 4位的单片机设计升级为 8位单片机几乎难以在短期内准确无误地实现；由第二章 DDS理论与实现工具 ___________________________________________________________________________________________ 共 30 页 第 15 页 于图形文件的不兼容性，性能优秀的电路模块移植和再 利用十分困难；由于在原理图中已确定了设计系统的基本电路结构和元件，留给综合器和适配器的优化选择的空间已十分有限，因此难以实现用户所希望的面积、速度以及不同风格的综合优化，显然，原理图的设计方法明显偏离了设计自动化最本质的涵义；在设计中由于必须直接面对硬件模块，因此行为模型的建立将无从谈起，从而无法实现真实意义上的自项向下的设计方案。 (2)硬件描述语言输入 这种方式和传统的计算机软件语言编辑输入基本一致，就是将使用了某种硬件描述语言 (HDL)的电路设计文本，如 VHDL或 Verilog的源程序，进行编辑输入。 可以说，应用 HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术应用和发展打开了一个广阔的天地。 一般地，综合是仅对应于 HDL而言的。 利用 HDL综合器对设计进行综合 是十分重要的一步，因此综合过程将软件设计的 HDL描述与硬件结构挂钩，是将软件转化为硬件电路的关键步骤，是文字描述与硬件实现的一座桥梁。 综合就是将电路的高级语言 (如行为库描述 )转换成低级的。