基于dds技术的信号源设计毕业设计论文(编辑修改稿)

基于dds技术的信号源设计毕业设计论文(编辑修改稿)内容摘要：

部控制还是通过 FPGA 进行控制。 同时有多个跳线接口，可以方便灵活的对使用方式进行实时的改变。 由于是高频电路，所以要非常注意对电源的滤波，在 AD9854 芯片的每个电源输入端口都要增加旁路电容，减少电源所带来的干扰。 图 信号源总体结构框图 300MHz 参考 FPGA 控制 ADL5530 放大器 HMC307QS16 数字衰减器 AD9854 DDS 单片机及键盘显示 50Ω输出 D71D62D53D44D35D26D17D08DVDD9DVDD10DGND111DGND212NC13A D D R 514A D D R 415A D D R 316A D D R 217A D D R 118A D D R 019U D C L K20/WR21/RD22DVDD23DVDD24DVDD25DGND326DGND427DGND528FSK/BPSK/HOLD29OUTRAMP30DACDVDD31DACDVDD232DACDGND33DACDGND234NC235VOUT36COUTVDD37COUTVDD238COUTGND39COUTGND240GND41V I N42V I N B43C O M P V D D44C O M P G N D45GND246AGND47I O U T 148I O U T I B49AVDD50I O U T 2 B51I O U T 252AGND253AVDD254D A C B Y P A S S55R E S T56N C 357N C 458P L L G N D59P L L V D D60PLLFLT61GND362NC563DIFFCLKEN64CLKVDD65CLKGND66GND467REFCLKB68REFCLK69SPSELECT70MRESET71OPTGND72DVDD673DVDD774DGND675DGND776DGND877DGND978DVDD879DVDD980A D 9 8 5 4U3A5A4A3A2A1A0U D C L KD7D6D5D4D3D2D1D0WR/SCLKRD/CSFDATAP M O D ECLKDVDDDVDDDVDD GND DVDD GND GND GND AVDD GNDR41 .3 KC 1 6103R73 .9 KR 1 03 .9 KC 3 1103R550R625R 1 325R 2 050R 1 150C 3 42 .2 p FL182nHL368nHL568nHC 3 912pFC 4 28 .2 p FC 3 227pFC 3 847pFC 4 139pFC 4 522pFL282nHL468nHL668nHC 1 82 .2 p FC 1 912pFC 2 08 .2 p FC 3 327pFC 3 747pFC 4 039pFC 4 322pFR9100R 2 6100C4103R30C 1 1104C9104C7104C5104C 1 7104C 3 0104C 2 7104C 2 4104C 2 3104C 2 2104DVDD GND AVDD GND AVDD GNDOSKMRESETU3DVDDAVDDW5W6W8W7W3GNDAVDDAVDDAVDDAVDDAVDDDVDDW2DVDDW4AVDDNC1GND2OUT3V C C4Y1W1C L KR2505VR11K123J1P O W E R5VGND1V o u t2V i n3U1 A M S 1 1 1 7 3 .3 VD11 N 4 1 4 8+C210uF+ C122uFD2LED5VGND1V o u t2V i n3U2 A M S 1 1 1 7 3 .3 VD31 N 4 1 4 8+C 1 310uF+ C 1 222uFDVDDAVDDIN1GND2GND3GND4GND5J7IN1GND2GND3GND4GND5J2IN1GND2GND3GND4GND5J3IN1GND2GND3GND4GND5J5W9IN1GND2GND3GND4GND5J61 23 45 67 89 1011 1213 1415 1617 1819 20J4A5A4A3A2A1A0U D C L KD7D6D5D4D3D2D1D0W R / S C L KR D / C SF D A T AM R E S E T O S K5VGNDGND+C 4 610uF+C 4 710uF+C 4 810uF 图 AD9854 配置电路原理图 由于 AD9854 的工作电流最高可达 1A，所以在 PCB 设计时要非常注意对芯片散热的设计。 本设计中，对 2 片 AMS1117 都增加了散热过孔和增大了焊盘面积。 在 AD9854 芯片的方面设置了大面积的焊盘和大量的过孔，防止 AD9854 芯片温度过高。 保证了 DDS 信号发生器能在长时间工作时能够稳定可靠。 图 AD9854 电路 PCB 版图 FPGA 控制模块硬件设计 为了达到能够对输出信号模式高速的控制，采用了 Altera 的 Cyclone EP1C6Q240C8N 型 FPGA 作为控制单元的主芯片。 参考时钟为 50MHz，与 AD9854并行连接，从而实现高速灵活的控制。 下载配置芯片采用 EPCS1，留有 JTAG 和AS 两种下载接口，极大的方便了试验与调试。 为了保证 FPGA 在高速下的稳定性，硬件上对电源部分做了较多的滤波工作，使用了大量的滤波电容，改善了工作性能。 晶振采用 50MHz 贴片有源晶振，串口通信配置芯片使用 MAX3221 来进行驱动。 nC S1D A T A2V c c3GND4A S D I5D C L K6V c c7V c c8U3E P C S 1+ 3. 3VR 1310KR 1410KGNDA S D ID C L KnC SD A T AGNDGND+ 3. 3VnC SGNDD C L KD A T AA S D IR 1910KT C KT D OT M ST D IGNDGND+ 3. 3V+ 3. 3VR 1610KR 1710KGNDR 1810KT D IT D OT M ST C KnC EGNDnS T A T U SnC O N F _D O N EnC O N F _D O N EnC O N F I GD A T AnC EnC E OD C L KGNDGND+ 3. 3VnC O N F I G+ 3. 3VGND GND+3.3V+1.5VGND GND +3.3V+1.5VGND GND +3.3V+1.5V+ 3. 3VGNDGNDGND+ 3. 3V+ 3. 3V+3.3V+1.5VGND GND +3.3V+1.5VGND GND +3.3V+1.5VGND GND+ 3. 3VR 1510KGND+ 3. 3VR11kD1L E D 1123J1C O N 3GNDGND+C410 U F+C310 U F+C510 U F+ 5V + 5V + 3. 3V+ 1. 5VGND GNDC L K 2C L K _I NI O 1I O 2I O 3I O 4I O 5I O 6I O 7I O 8I O 11I O 12I O 13I O 14I O 15I O 16I O 17I O 18I O 19I O 20I O 21nC SI O 23+ 5VL160 0 oh m @ 10 0M hz+ 1. 5V+ C 3110 U F C 320. 00 1U FC 330. 00 1U FGNDP L L + 1. 5VP L L + 1. 5VGNDGNDIO60IO59IO58IO57IO56IO55IO54IO53GND52V C C I O 151IO50IO49IO48IO47IO46IO45IO44IO43IO42IO41GND40IO39IO38I O / A S D O37D C L K36M S E L 135M S E L 034nC E33nC E O32G N D G _P L L 131G N D A _P L L 130C L K 129C L K 028V C C A _P L L 127nC O N F I G26D A T A 025I O / nC S O24IO23V C C I O 122IO21IO20IO19IO18IO17IO16IO15IO14IO13IO12IO11GND10V C C I O 19IO8IO7IO6IO5IO4IO3IO2IO1IO61IO62IO63IO64IO65IO66IO67IO68GND69VCCIO470GND71VCCINT72IO73IO74IO75IO76IO77IO78IO79IO80IO81IO82IO83IO84IO85IO86IO87IO88GND89VCCINT90GND91VCCIO492IO93IO94IO95IO96IO97IO98IO99IO100IO101IO102IO103IO104IO105IO106IO107IO108GND109VCCINT110GND111VCCIO4112IO113IO114IO115IO116IO117IO118IO119IO120IO121IO122IO123IO124IO125IO126。