基于cpld的频率计设计_毕业设计论文(编辑修改稿)

基于cpld的频率计设计_毕业设计论文(编辑修改稿)内容摘要：

 开放的界面  与结构无关  完全集成化  丰富的设计库  模块化工具  硬件描述语言  Opencore 特征 Max+PlusⅡ 的功能 Max+PlusⅡ 支持 FLEX、 MAX 及 Classic 等系列 EDA 器件，设计者无须精通器件内部 的复杂结构 ， 只需用自己熟悉的设计输入工具，如高级行为语言、原理图或波形图进行设计输入，它便将这些设计转换成目标结构所要求的格式，从而简化了设计过程。 而且 Max+PlusⅡ 提供了丰富的逻辑功能库供设计者使用。 设计者利用以上这些库及自己添加的宏功能模块，可大大减轻设计的工作量 .，减轻了设计者的工作负担，使设计者可以快速完成所需的设计。 使用该软件，用户从开始设计逻辑到完成器件下载编程一般只需数个小时时间，其中设计的编辑时间往往仅需数分钟。 用于可在一个工作日内完成实现设计项目的多次修改，直至最终设计定型。 Max+plusII 支持的设计输入方式主要有 4 种：图形输入（ gdf 文件）、 AHDL语言（ Altera 公司自定义的 HDL）、 VerilogHDL 以及 VHDL。 还有其他常用的EDA 工具产生的输入文件，如 EDIF 文件； Floorplan 编辑器（低层编辑程序），可方便进行管脚锁定，逻辑单元分配；层次化设计管理； LPM（可调参数模块）。 Max+plusII 支持的设计校验：时序分析、功能仿真、时序仿真、波形分析 /模拟器、生成一些标准文件为其他 EDA 工具使用。 Max+PlusⅡ 的设计过程 Max+PlusⅡ 软件设 计的流程应包括 5 个部分。 长春理工大学本科毕业设计 7 设 计 输 入 功 能 仿 真设 计 修 改编 程 校 验项 目 编 译 验 证 功 能 图 21 设计流程图 设计输入 ： 可以采用原理图输入、 HDL 语言描述、 EDIF 网表读入及波形输入等方式。 功能仿真 ： 此时为零延时模式，主要为检验输入是否有误。 项目编译 ： 主要完成器件的选择及配置，逻辑的综合及器件的装入，延时信息的提取。 验证仿真 ： 将编译产生的延时信息加入到设计中，进行布局后的仿真，是与实际器件工作时情况基本相同的仿真。 编程 校验 ： 用验证仿真确认的配置文件经 EPROM 或编程电缆配置可编程器件，加入实际激励，进行测试，以检查是否完成预定功能。 以上各步如果出现错误的现象，则需重新回到设计输入阶段，改正错误输入或调整电路后重复上述过程。 长春理工大学本科毕业设计 8 第 3 章 频率计的设计原理及方案 频率计的设计原理 传统的数字电子系统或 IC 设计中，手工设计占了较大的比例。 一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择 元器件，设计电路板，最后进行实测与调试。 传统的手工设计发展而来的自底向上的设计方法，在进行手式电路设计时，一个硬件系统的实现过程是从选择具体的元器件开始的。 这些传统数字系统的设计主要基于标准逻辑器件，如 TIL 系列、CMOS 系列，采用“ bottom→ up”（自底向上）的方法构成系统。 这种“试凑法”设计无固定套路可寻，主要凭借设计者的经验，所设计的数字系统虽然不乏构思巧妙者，但往往要用很多标准器件。 随着集成电路发展，自底向上的设计方法已逐步被现代的自顶向下的设计方法所取代。 所谓自顶向下的设计，就是设计者首先从 整体上规划整个系统的功能和性能，然后对系统进行划分，分解为规模较小、功能较为简单的局部模块，并确立它们之间的相互关系，这种划分过程可以不断地进行下去，直到划分得到的单元可以映射到物理实现。 自顶向下的设计方法流程图如下： 用 系 统 行 为 描 述 一 个 包 含 输 入 输 出 的 顶 层 模块 ， 同 时 完 成 整 个 系 统 的 模 拟 与 性 能 分 析将 系 统 划 分 为 各 个 功 能 模 块 ， 每 个 模 块 由 更细 化 的 行 为 描 述 表 达由 C P L D 综 合 工 具 完 成 工 艺 的 映 射 图 31自顶向下的设计方法流程图 频率计是能够测量和显示信号频率的电路。 所谓频率，就是周期性信号在单位时间（ 1 s）内变化的次数。 数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。 常用的测频方法有两种，一种是测周期 法，一种是测频率法。 测周期法需要有基准时钟频率 Fs，在待测信号一个周期 Tx 内，记录基准系统时钟频率的周期数 Ns，则被测频率可表示为： 长春理工大学本科毕业设计 9 NsFsFx （ 31） 测频率法就是在一定时间间隔 Tw（该时间定义为闸门时间）内，测得这个周期性信号的重复交换次数为 Nx，则其频率可表示为： TwNxFx （ 32） 这两种方法的计数值会产生正负一个字的误差，并且被测精度与计数器中记录的数值 Nx有关，为保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频率法。 直接测频法原理 直接测频法是在给定的闸门时间内，通过测量一定时间内通过的周期信号进行重复计数，再利用一定的转换方法计算出被测信号的频率。 被测信号的频率和闸门时间的设置都会对测量精度有影响。 直接测频法控制波形图如下： TN闸 门 信 号标 准 信 号被 测 信 号 图 32 直接测频法时序控制波 形图 直接测频法的一般思路是：在精确规定计数允许周期 T 内，计数器对被测信号的周期（脉冲）数进行计数，计数允许周期 T 的长度决定了被测信号频率的范围。 较长的计数允许周期 T 对低频信号而言有利于改善测量精度，但对于高频信号来说，则会产生溢出；较短的计数允许周期 T 对低频信号的测量，虽然精度降低，但能测量的最大频率较高，且不会溢出。 因此本设计为提高测频精度，加入4 个量程档位。 1 档为 0Hz～ 9999Hz， 2 档为 10Hz～ ， 3 档为 100Hz～， 4 档为 1000Hz～ ,并且具有超 量程提示功能，在超出目前量程档次时报警。 等精度测频法原理 等精度测频法是在计数器测频法的基础上发展来的，频率为 fx 的被测信号经过通道滤波 、放大、整形后输入到同步门控制电路和闸门 1，晶体振荡器的输出信号作为标准输入到闸门 ，产生一个与被测信号同步的闸门信号。 在同步门打开时通过同步门分别输入到事件计数器和时间计数器的信号输入端，计数器开始计数。 同步门关闭时信号不能通过主门，计数长春理工大学本科毕业设计 10 器停止计数，单片机发出命令读入计数器的数值，并进行数据处理，将处理后的结果送显示。 图 33 等精度测频法时序控制波形图 此种测频可获得较高的测量精度，测频范围是 0Hz～ 40MHz，测频范围广。 并且具有超量程报警功能。 频率计的设计方案 本设计的核心部件是 CPLD芯片，所有信号包括基准频率信号，被测信号均送到 CPLD芯片中。 基于直接测频法的设计方案 基于直接测频法设计的系统包含以下模块：分频器模块、闸门定时信号模块、测频控制信号发生器模块、 4 个有时钟使能的十进制计数器模块、 4 个锁存器模块、显示模 块。 被 测 信 号放 大 整 形计 数 器有 源 晶 振B Y G Y E D A 试 验 箱4 M H z分 频 器闸 门 定 时 信 号 控 制 器测 频 控 制 信 号 发 生 器锁 存 器显 示 模 块共 阴 极 L E D 数 码 管报 警 设 备电 源 部 分C P L D 芯 片图 34 采 用直接测频法的数字频率计设计 长春理工大学本科毕业设计 11 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。 测频的过程是将试验箱上的 4MHz 的频率经分频器变成 1KHz 的时钟信号，再经过闸门定时信号控制器再分频，得到 4 种不同的闸门控制信号，分别是 1Hz、 10Hz、 100Hz、 1000Hz四种，从而可以测出 0～ 内的高频、低频信号。 并且具有超量程提示功能，在超出目前量程档次时报警。 以产生 1Hz 的闸门信号为例，经过测频控制信号发生器，计数使能信号能产生一个 1 s 脉宽的周期信号，并对频率计的每一个计数器的使能端进行同步控制。 当使能信号为高电平时允许计数，为低电平时停止计数，并保持其所计脉冲个数。 在停止计数期间，首先需要一个锁存信号的上跳沿将计数器在前 1 s 的计数值锁存进数据锁存器中，并由外部的 7 段译码器译出，并稳定显示。 锁存信号之后，必须有一个清零信号对计数器进行清零，为下 1 s 的技术操作做准备。 其中控制信号频率始终为 1 Hz ，那么使能信号的脉宽正好为 1 S，可以用作技术闸门信号。 然后根据测频的时序要求，可得出逻辑信号和清零信号的逻辑描述。 计数完成后，利用技术使能信号反向值的上跳沿产生一个锁存信号。 s后，清零信 号产生一个清零信号上跳沿。 计数器的特殊之处是，有一时钟使能输入端 ena，用于锁存计数值。 当高电平时计数允许，低电平时计数禁止。 锁存器的设计要求为若已有 4 位 B C D 码存于此模块的输入口，在锁存信号的上跳沿后即被锁存到寄存器内部，并由寄存器的输出端输出，然后有实验箱上 7 段译码器译成能在数码管上显示输出的相应数值。 具体各模块的作用是： 分频器模块：将试验箱上的 4MHz 的时钟信号变成 1KHz 的信号。 闸门定时信号模块：将输入的 1KHz，产生 4 种不同的闸门信号，为控制信号发生器提供 4 种不同的频率信号： 1KH、 100Hz、 10Hz、 1Hz。 测频控制信号发生器模块： 每次测量时，用由时基标准信号产生的闸门信号启动计数器，对输入脉冲信号计数，闸门信号结束即将计数结果送入锁存器，然后计数器清零，准备下一次计数。 十进制计数器模块：从测频原理的介绍中可以看出，测频的本质就是计数，所以计数器也是系统中不可或缺的模块。 锁存器模块：锁存计数器数值。 其好处是使显示数据稳定，不会由于周期性的清零信号而不断闪烁。 锁存器的位数跟计数器的位数一致。 显示模块：控制共阴极数码管显示、输出。 基于等精度测频法的设计方案 基于等精 度测频法设计的测频系统包括以下模块：校正模块、 D触发器模块、分频器模块、四位除法器模块、两个十进制计数器模块、乘法器模块、高、低位转换模块、显示模块。 长春理工大学本科毕业设计 12 放 大 整 形有 源 晶 振B Y G Y E D A 试 验 箱4 M H z分 频 器校 正 模 块C N T 1 0 2C N T 1 0 1D 触 发 器除 法 器乘 法 器高 低 位 转 换 模 块显 示 模 块共 阴 极L E D 数 码管报 警 设 备报 警 设 备电 源 部 分C P L D 芯 片图 35 采用等精度测频法的数字频率计设计 频率测量的原理是：设 CNT101 和 CNT102 是两个可控十进制计数器。 标准频率信号从 CNT101 的时钟输入端 CLK 输入，其频率为 Fs，被测频率信号从CNT102 的时钟输入端 CLK 输入，其频率为 Fx。 当预置门控信号为高电平时，被测信号的上升沿通过触发器 D 的 Q 端同时启动计数器 CNT101 和 CNT102。 CNT101 和 CNT102 分别对标准信号 Fs 和被测信号 Fx 同时计数。 当预置门信号为低电平时，随后而至的被测信号的上升沿将使两个计数器同时关闭。 设在一次预置门电路 T 内对被测信号计数为 Nx，对标准信号计数为 Ns，则下式成立： NsFsNxFx （ 33） 由此推得： NsNsFsFx * （ 34） 若所测频率为 Fx，其真实值 Fxe，标准频率为 Fs，一次测量中，由于 Fx计数的起停都是由该信号的上跳沿触发的，因此在 T 内对 Fx 的计数 Nx 无误差，在此时间内的计数 Ns 最多相差一个脉冲，即△ et≤ 1，则下式成立 NsFsNxFx （ 35） etNsFsNxFxe  （ 36） 可分别推得 NsFsNxFx （ 37）。