基于cpld的交通灯控制器设计_毕业设计(编辑修改稿)

基于cpld的交通灯控制器设计_毕业设计(编辑修改稿)内容摘要：

的工作大部分是在电脑上完成的。 打开集成开发软件（ Altera 公司 Max+pluxII）→ 画原理图，写硬件描述语言（ VHDL， Verilog） → 编译 → 给出逻辑电路的输入本文研究平台简介 激励信号，进行仿真，查看逻辑输出结果是否正确 → 进行管脚输出，输出锁定 →生成代码 → 通过下载电缆将代码传送并存储在 CPLD 芯片中。 EPM7128SLC8415芯片介绍 EPM7128SLC8415隶属于 ALTERA公司所生产的 MAX7000系列产品。 它是在 ALTERA公司的第二代 MAX结构基础上，采用先进的氧化物半导体EEPROM技术制造的。 可容纳各种各样、独立的组合逻辑和时序逻辑函数。 可以快速而有效的重新编程，并保证可编程擦除 100次。 EPM7128SLC8415包含 128个宏单元，每 16个宏单元组成一个逻辑阵列块，同时，每个宏单元有一个可编程的 “与 ”阵和固定的 “或 ”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。 图 21 是某频率计用到 EPM7128SLC8415 时的连线图。 可以看到该 CPLD的 84 个管脚，大部分都是 I/O 口，接线时只需要注意电源、接地、时钟等特殊管脚即可，其他的输入输出信号可以接入任意 I/O 口。 图 21EPM7128SLC8415 结构图 VHDL硬件编 辑语言 VHDL 语言是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。 设计者可以利用这种语言来描述自己的设计思想，然后 利用电子设计自动化西安交通大学城市学院本科生毕业设计 （论文） 工具进行仿真，再自动综合到门级电路，最后使用 PLD 实现其功能。 VHDL 主要用于描述数字系统的结构，行为，功能和接口。 除了含有许多具有硬件特征的语句外， VHDL 的语言形式，描述风格和句法等与一般的计算机高级语言十分类似。 VHDL语言设计特点 ⑴ 覆盖面广，描述能力强，用于复杂的，多层次的设计，支持设计库和设计的重复使用。 在 VHDL 语言中，设计的原始描述 可以非常简练，经过层层加强后 ，最终可成为直接付诸生产的电路或版图参数描述。 ⑵ 具有良好的可读性，既容易被计算机接受，也容易被读者了解。 ⑶ 支持大规模设计的分解和已有设计的再利用。 一个大规模的设计不可能由一个人独立完成，必须由多人共同承担， VHDL 为设计的分解和设计的再利用提供可有力的支持。 ⑷ 使用期长，不会因工艺变化而使描述过时。 因为 VHDL 的硬件描述与工艺无关，当工艺改变时，只需修改相应程序中的属性参数即可。 ⑸ 有丰富的软件支持 VHDL 的综合和仿真，从而能在设计阶段就能发现设计中的错误，缩短设计时间，降低 成本。 ⑹ 硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。 VHDL语言设计流程 VHDL 是 IEEE 所确认的一种标准化硬件描述语言，它在设计描述过程中有一定的设计流程可以遵循。 一般来讲， VHDL 的设计流程主要包括一下几个步骤： 1. 设计规范的定义 采用 VHDL 进行设计描述之前，设计人员首先要对电子系统的设计目的和设计要求有一个明确，清晰的认识，然后形成具体的设计规范定义，这一步骤对以后的设计来说是非常重要的。 设计规范的定义相当于系统设计的总体方案。 2. 采用 VHDL 进行设 计描述 采用 VHDL 进行设计描述主要包括设计规划和程序编写的步骤。 设计规划的主要任务是进行设计方式的选择以及是否进行模块规划。 通常情况下，设计中采用的设计方式包括直接设计，自上而下的设计和自下而上的设计，一般采用自上而下的设计方法。 模块划分是设计过程中一个非常重要的步骤模块划分的好坏直接影响最终的电路设计，因此设计人员在这一步应该花费一定的时间，从而保本文研究平台简介 证模块划分的最优化。 设计规划完成后，设计人员就可以按照模块划分来编写各个模块的 VHDL 程序，然后将各个模块的 VHDL 程序组合在一起，从而完成整个设计的 VHDL 描述。 程序仿真 在设计流程中，综合，优化和 装配（或布局布线）等后续操作往往需要花费大量时间。 一旦在后续工作中发现设计错误，设计人员往往需要修改 VHDL 描述，然后再重新进行综合，优化和装配（或布局布线）等后续操作，如此反复，将会浪费大量的时间。 因此，设计人员常常在完成编码后采用仿真器对 VHDL设计描述进行仿真（有时称作前仿真），这样可以提早发现设计错误，节省时间，缩短开发周期。 ，优化和装配（或布局布线） 综合是指将较高层次的抽象描述转化到较低级别抽象的一种方法，简单的说，就是 将设计的描述转化成底层电路表示。 通常，综合的结果是一个网表或一组逻辑方程。 优化是指将设计的时延缩到最小和有效利用资源。 几乎所有的高级VHDL 综合工具都可以使用约束条件对设计进行优化。 约束条件的设置主要包括时间约束和面积约束。 （或布局布线）后的仿真 与 VHDL 程序仿真不同，装配后的仿真不仅要对设计描述的逻辑功能进行验证，而且还要对设计描述的时序功能进行验证。 如果时序不能满足，那么需要回到前面的步骤重新进行操作。 通常，装配后的仿真称作后仿真。 器件编程就是将设计描述经过编译，综合 ，优化和装配后的结果，经过一定的映射，转化成器件编程所需要的数据文件格式，然后通过烧片器或下载电缆将数据文件下载到器件中的过程。 VHDL的描述风格 1. 行为描述 结构体的行为描述表示输入与输出之间转换的关系，是对设计实体按计算的路径来描述。 行为描述在 EDA 工程中称为高层次描述或高级描述。 一般来说，采用行为描述方式的 VHDL 程序主要用于系统教学模型的仿真或系统工作原理的仿真。 常用顺序语句描述有进程，过程和函数。 另外， 采用行为描述方式设计电路，可以降低设计难度，只需表示输入输出之间的关系，没 有设计任何有关的电路组成和门级电路。 设计者只需写出源程序，而挑选电路方案的工作有 EDA 软件自动完成，最西安交通大学城市学院本科生毕业设计 （论文） 终的电路优化程度往往取决于综合软件的技术水平和器件支持能力。 当电路的规模较大或需要描述复杂逻辑关系时，应首先考虑用行为描述方式设计电路。 如果设计结果不能满足资源占有率的要求，则应改变描述方式。 2. 数据流描述 结构体的数据流描述也称为 RTL 描述方式， RTL 是寄存器转换层次的简称。 RTL 描述是以规定设计中的各种寄存器形式为特征，然后在寄存器之间插入组合逻辑。 VHDL 的 RTL 描述方式类似于布尔方程，可以描述 时序电路，也可以描述组合电路。 它反映了从输入数据到输出数据之间所发生的逻辑变换，或者说描述了数据流程的运动路径，运动方向和运动结果。 RTL 描述主要采用并行信号赋值语句描述。 3. 结构化描述 结构体的结构化描述给出了实体内部结构，它所包含的模块和元件及其互联关系，与实体外部引线的对应关系。 结构化描述是使用元件例化语句或生成语句，完成元件互连的描述。 原件的定义或使用声明及元件例化是用 VHDL 实现层次化，模块化设计的手段。 与传统的原理图设计输入方式相仿，在综合时， VHDL 实现层次化，模块化设计的手段与传统 的原理图设计输入方式相仿。 在综合时， VHDL 综合器会根据相应的元件声明，搜索与元件同名的实体，将此实体合并到生成的门级网表中。 选择 VHDL硬件描述语言设计的优势 首先，简单地介绍一下什么是 VHDL 硬件描述语言。 VHDL 的英文全称是VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language。 是EDA 设计中使用最多的语言之一，它具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大地简化了硬件 设计任务，提高了设计效率和可靠性。 其次，这次设计选用 VHDL 硬件描述语言的优势就在于传统的用原理图设计电路的方法具有直观形象的优点，但如果所设计系统的规模比较大，或者设计软件不能提供设计者所需的库单元时，这种方法就显得很受限制了。 而且用原理图表示的设计，通用性、可移植性也比较弱，所以在现代的设计中，越来越多地采用了基于硬件描述语言的设计方式。 利用硬件描述语言来设计电路，使探测各种设计方案变成一件很容易的事，因为只需要对描述语言进行修改，这比更改电本文研究平台简介 路原理图要容易实现得多。 VHDL 语言能够成为标准化的硬件 描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。 归纳起来 ,VHDL 语言主要具有以下优点： ⑴ VHDL 语言功能强大 , 设计方式多样 VHDL 语言具有强大的语言结构 , 只需采用简单明确的 VHDL 语言程序就可以描述十分复杂的硬件电路。 同时 , 它还具有多层次的电路设计描述功能。 此外 ,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现 , 这是其他硬件描述语言所不能比拟的。 VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式 , 也支持自底向上的设 计方法。 既支持模块化设计方法 , 也支持层次化设计方法。 ⑵ VHDL 语言具有强大的硬件描述能力 VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。 同时， VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。 VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。 VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大 的自由度。 ⑶ VHDL 语言具有很强的移植能力 VHDL 语言很强的移植能力主要体现在 : 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 ⑷ VHDL 语言的设计描述与器件无关 采用 VHDL 语言描述硬件电路时 , 设计人员并不需要首先考虑选择进行设计的器件。 这样做的好处是可以使设计人员集中精力进行电路设计的优化 , 而不需要考虑其他的问题。 当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来实现。 ⑸ VHDL 语言程序易于共享和复用 VHDL 语言采用基于库 ( library) 的设计方法。 在设计过程中 , 设计人员可以建立各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计 , 而是一些模块的累加。 这些模块可西安交通大学城市学院本科生毕业设计 （论文） 以预先设计或者使用以前设计中的存档模块 , 将这些模块存放在库中 , 就可以在以后的设计中进行复用。 Quartus Ⅱ 简介 Quartus174。 II design 是最高级和复杂的， 用于 systemonaprogrammablechip (SOPC) 的设计环境。 QuartusII design 提供完善的 timing closure 和 LogicLock™ 基于块的设计流程。 QuartusII design 是唯一一个包括以 timing closure 和 基于块的设计流为基本特征的 programmable logic device (PLD)的 软件。 Quartus II 设计 软件 改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供 FPGA 与 maskprogrammed devices 开发的统一工作流程。 Altera Quartus II 作为 一种可编程逻辑 的设计环境 , 由于其强大的设计能力和直观易用的接口，越来越 受到数字系统设计 者的欢迎。 当前官方提供下载的最新版本是。 Altera Quartus II （ 和更高版本） 设计软件 是业界唯一提供 FPGA 和固定功能 HardCopy 器件统一设计流程的设计工具。 工程师使用同样的低价位工具对 Stratix FPGA 进行功能验证 和原型设计 ，又可以设计 HardCopy Stratix 器件用于批量成品。 系统设计者现在能够用 Quartus II 软件评估 HardCopy Stratix 器件的性能和功耗，相应地进行最大吞吐量设计。 Altera 的 Quartus II 可编程逻辑 软件属于 第四代 PLD 开发平台。 该平台支持一个 工作组环境 下的设计要求，其中包括支持基于 Inter 的协作设计。 Quartus平台与 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供应商的开发工具相兼容。 改进 了软件 的 LogicLock 模块设计功能 ，增添 了FastFit 编译选项，推进了网络编辑性能，而且提升了调试能力。 本文研究平台简介 西安交通大学城市学院本科生毕业设计 （论文） 第 三。