利用ic芯片设计实用用电子秒表电路_毕业设计说明书(编辑修改稿)

利用ic芯片设计实用用电子秒表电路_毕业设计说明书(编辑修改稿)内容摘要：

以没有必要对清零端进行强制复位；时钟控制端（ CLK）接输入的 1MHz 脉冲源， 当 U4 接收 到输入的 1MHz 脉冲 源 ， U4 开始 计数，当 U4 接收到第十个脉冲时， U4 的 15 脚 TC（ 进位控制 端）输出由低电平跳变为高电平 ， U5 的 CET、 CEP（计数使能端）变为高电平 ， U5 开始计数， 再来一个脉冲 U4 又从“ 0001”开始新一轮的计数，计满 10 又向 U5 进位，依次类推， U5 计满 10 又向 U6四川信息职业技术学院毕业设计说明书 第 7 页 共 17 页 进位， U6 计满 10 又向 U7 进位，从而完成万分频工作，得到电路需要的 100Hz 信号，通过 U7 的 TC（进位端）输入计数部分。 计数器设计 计数器电路同样可以用 同步十进制计数器 74LS160 芯片设计， 由芯片 74LS160 计数器芯片构成的计数器电路 如图 34 所示。 P03P14P25P36Q014Q113Q212Q311TC15CEP7CET10CLK2PE9MR1U 8 74 L S 1 60P03P14P25P36Q014Q113Q212Q311TC15CEP7CET10CLK2PE9MR1U 9 74 L S 1 60P03P14P25P36Q014Q113Q212Q311TC15CEP7CET10CLK2PE9MR1U 10 74 L S 16 0P03P14P25P36Q014Q113Q212Q311TC15CEP7CET10CLK2PE9MR1U 11 74 L S 16 0VCCVCCVCCVCCVCC+ 5V输入的时钟脉冲复位开关123U 16 A74 L S 00 图 34 计数设计电路图 在图中把 U U U U11的四个输入端接地，四个计数器的输出端 Q0、 QQ Q3 分别接四个译码器的输入 端 A、 B、 C、 D， 四个计数器的清零端 (MR)接复位开关的“ 1”电平端，预置端（ PE）固定在高电平（ +5V）。 四个计数器的时钟控制端（ CLK）接输入的 100Hz 脉冲源，四个计数器芯片同时处于工作状态，按下启动开关，100Hz 脉冲 源从 U8 的 CLK（时钟控制端）输入， U8 芯片作为低位，当低位计数器计数状态从 0 到 9 时， TC=0，高位计数器的 CET=CEP=0，处于保持状态，高位计数器不能进行计数；当低位计数器计数到 9 状态（即 P0P1P2P3=1001）时，第十个 CP 脉冲到来时， U8 计数器输出由“ 1001”变为“ 0000”同时 TC端向高位计数器进位，高位计数器的 CEP=CET=1，处于计数状态，允许计数，使高位计数器加 1。 也就是说，低位计数器每一个计数循环（ 10 个状态）中， TC端只有在最后一个状态发出一个进位控制信号，才开启高位计数器进行计数。 本次进位完毕后，低位计数器自动归 0，同时 U8 的 TC=0，使高位计数器的 CEP=CET=0，封锁了高位计数器的 CLK 端，即使有 CP 脉冲，高位计数器也不计数。 从而使得低位计数器每一个计数循环完成后，允四川信息职业技术学院毕业设计说明书 第 8 页 共 17 页 许高位计数器计数 1，达到进位计数的目的。 当按下停止开关 S2，与非门 U3 关闭，时钟源信 号无法通过，停止计数。 U11 是 10s 位计数器，它的 Q Q3 端接与非门 U16的输入端，与非门 U16 输出端接四个计数器清零端即可实现计数到 59 秒 99 的同时自动跳到 00 秒 00。 计数前，先按下复位开关 S3，四个计数器全部清零。 复位、 启动和停止 控制 电路 设计 复位电路设计 在记数前要对秒表先进行清零处理。 该秒表设计的复位开关如图 35 所示。 1 0KV C CS3复位开关计数器清零端 计数器清零端 计数器清零端 计数器清零端 图 35 复位开关电路图 复位开关的一端接“ +5V”的电源提供“ 1”电平，一端接地提供“ 0”电平。 四个计数器的清零端接复位开关的“ 1”电平端。 计数前，按 下复位开关，这时复位开关送出“ 0”电平到计数器的清零端，计数器清零。 RS 锁存器工作原理 RS 锁存器 如图 36 所示。 123A7 4L S0 0123A7 4L S0 0 图 36 RS 锁存器电路图 四川信息职业技术学院毕业设计说明书 第 9 页 共 17 页 图 36 中 DR 、 DS 为 RS 锁存器的两个输入端，低电平有效； Q 和 Q 为两个互补的输出，从图上不难看出，当 DR 、 DS 为高电平时输出状态不 发生变化，而仅当其中一个输入为低电平时，输出才发生变化， RS 锁存器的工作过程，可分四种情况加以讨论： 1． DR =0， DS =0；从电路上可以看出，当 DR =0， DS =0 时， Q=Q =1，而锁存的 Q、 Q 是两个互补的输出，而现在两个输出相等，这是不允许的，故这种情 况对于锁存器来讲是不允许的，故通常称其为 不允许的状态。 2． DR =0， DS =1；由于 DS =1，故 Q 的状态取决于 Q 的状态，而由于 DR =0， Q =1,故 Q=0，所以说当 DR =0， DS =1 时触发器被置 0，故 称为 置 0 状态 ； 3． DR =1， DS =0；这跟上一种情况正好相反，其 Q=1， Q =0，即触发器被置 1，故称为 置数状态。 4． DR =1， DS =1；由于 RS 的输入为低电平有效，而现在两个输入皆为高电平，故其输出状态保持不变，称为 保持状态。 功能归纳如下表 1 所示。 表 1 RS 锁存器 功能表 DR DS Qn Qn+1 说明 0 0 0 X 不允许状态 0 0 1 X 0 1 0 0 触发器置 0 0 1 1 0 1 0 0 1 触发器置 1 1 0 1 1 1 1 0 0 触发器保持原状态不变 1 1 1 1 四川信息职业技术学院毕业设计说明书 第 10 页 共 17 页 利 用 RS 锁存 器 控制秒表的 启动和停止 秒表的启动和停止电路如图 36 所示。 123U 1 AU1456BU2S1S2GNDGND1 0 k1 0 kV C C+ 5 V8910CU3启动开关停止开关送来的脉冲加入计数器的脉冲 图 36 启动和停止控制电路图 由图 36 可看出，启动和停止开关间接入了“ +5V” 电源提供“ 1”电平。 当按下启动开关 S1 时，即 DR =0, DS =1，由 RS 锁存器功能表可知，将从锁存器输出一个“ 1”电平，与非门 U3 被。