利用fifo的高速数据采集系统设计毕业论文(编辑修改稿)

利用fifo的高速数据采集系统设计毕业论文(编辑修改稿)内容摘要：

s=2B 对信号进行采样，这些采样均能表示位于不同频段(中心频率不同 )的原信号 x0(t)， x1(t)， x2(t)„„ ADC 的选型 A/D 转换器的选择是至关重要的。 根据参数所选择的 A/D 转换器应能确保模拟信号在数字位流中被准确地表示，并提供一个具有任何必需的数字信号处理功能的平滑接口，这一点很重要。 中北大学 20xx 届毕业设计说明书 第 9 页 共 52 页 选型参数 对终端系统要求的清晰了解将简化 A/D 转换器的选择过程。 在某些场合，它可以把所需考虑的选择参数限制为屈指可数的几个。 在选择高速 A/D 转换器时，设计师必须考虑下面几个因素： ● 终端系统的要求 ● 成本 ● 分辨率或精度 ● 速度 ● 性能 速度与分 辨率的关系 ：（ 1） 目前的高速 A/D 最初是按速度和分辨率进行分类的。 转换器的速度是指 A/D 能够进行转换的取样速率或每秒的取样数量。 对于高速 A/D 来说，速度以百万取样每秒 (Msps)为计量单位。 （ 2） 分辨率是指转换器能够复制的位数精度：分辨率越高，则结果越精确。 分辨率以位来计量。 目前市场上的高速 A/D 的分辨率为 8～ 16 位，速度为 2～ 4Gsps。 速度和分辨率始终是一对矛盾。 分辨率的增加通常会导致可实现速度的降低。 一旦确定了合适的速度 /分辨率组合，设计师仍然能够从市场上的几百种 A/D中选出最合适的一个。 对终端应用 更为深入的了解将揭示对附加性能的要求。 用于评定 高速 A/D 的最常用性能参数如下： ● 信噪比（ SNR） ● 信号与噪声加失真之和之比（ SINAD） ● 无寄生动态范围（ SFDR） ● 差分线性误差（ DNL 或 DLE） ● 积分线性误差（ INL 或 ILE） ● 有效位数（ ENOB） ● 增益误差 ● 功耗 选择 ADC 综上所述，在本次设计中，本人选择的高速 ADC 为 TLC5510。 下面将详细介中北大学 20xx 届毕业设计说明书 第 10 页 共 52 页 绍 TLC5510 的性能与使用方法。 高速 AD 转换器 TLC5510 概述 TLC5510 是美国 TI公司生产的新型模数转换器件（ ADC），它是一种采用 CMOS工艺制造的 8 位高阻抗并行 A/D 芯片，能提供的最小采样率为 20MSPS。 由于TLC5510 采用了半闪速结构及 CMOS 工艺，因而大大减少了器件中比较器的数量，而且在高速转换的同时能够保持较低的功耗。 在推荐工作条件下， TLC5510 的功耗仅为 130mW。 由于 TLC5510 不仅具有高速的 AD 转换功能，而且还带有内部采样保持电路，从而大大简化了外围电路的设计；同时，由于其内部带有了标准分压电阻，因而可以从 +5V 的电源获得 2V 满刻度的基准电压。 TLC5510 可应用于数字 TV、医学图像、视频会议、高速数据转换以及 QAM 解调器等方面。 引脚说明 TLC5510 为 24引脚， PSOP 表贴封装形式（ NS）。 其引脚排列如图 32所示 ，各引脚功能如下（图 33）： AGND：模拟信号地； ANALOGIN：模拟信号输入端； CLK：时钟输入端； DGND：数字信号地； D1— D8：数据输出端口。 D1 为数据最低位， D8 为最高位； /OE：输出使能端。 当 OE 为低时， D1— D8数据有效，当 OE 为高时， D1— D8为高阻抗； VDDA：模拟电路工作电源； VDDD：数字电路工作电源； REFTS：内部参考电压引出端之一，当使用内部电压分压器产生额定的 2V 基准电压时，此端短路至 REFT 端； REFT：参考电压引出端之二； REFB：参考电压引出端之三； 中北大学 20xx 届毕业设计说明书 第 11 页 共 52 页 REFBS：内部参考电压引出端之四，当使用内部电压基准器产生额定的 2V 基准电压时，此端短路至 REFB 端。 图 32 TLC5510 引脚排列 图 33 TLC5510 引脚功能 中北大学 20xx 届毕业设计说明书 第 12 页 共 52 页 内部结构 TLC5510 的内部结构如图 34 所示，由图中可以看出： TLC5510 模数转换器内含时钟发生器、内部基准电压分压器、 1 套高 4位采样比较器、编码器、锁存器、 2套低 4 位采样比较器、编码器和 1个低 4 位锁存器等电路。 TLC5510的外部时钟信号 CLK通过其内部的时钟发 生器可产生 3路内部时钟，以驱动 3 组采样比较器。 基准电压分压器则可用来为这 3 组比较器提供基准电压。 输出 A/D 信号的高 4 位由高 4位编码器直接提供，而低 4位的采样数据则由两个低 4 位的编码器交替提供。 图 34 TLC5510 内部结构框图 工作过程 TLC5510 的工作 时序见图 35。 时钟信号 CLK 在每一个下降沿采集 模拟输入信号。 第 N次采集的数据经过 个时钟周期的延迟之后，将送到内部数据总线上。 在工作时序的控制下，当第一个时钟周期的下降沿到来时， 模拟输入电压将被采样到高比较器块和低比较器块，高比较器块在第二个时钟周期的上升沿最后确定高位数据，同时，低基准电压产生与高位数据相应的电压。 低比较块在第中北大学 20xx 届毕业设计说明书 第 13 页 共 52 页 三个时钟周期的上升沿的最后确定低位数据。 高位数据和低位数据在第四个时钟周期的上升沿进行组合，这样，第 N 次采集的数据经过 个时钟周期的延迟之后，便可送到内部数据总线上。 此 时如果输出使能 OE 有效 ，则数据便可被送至8 位数据总线上。 由于 CLK 的最大周期 为 50ns，因此， TLC5510 模数转换器的最小采样速率可以达到 20MSPS。 图 35 TLC5510 读写时序 中北大学 20xx 届毕业设计说明书 第 14 页 共 52 页 外围电路 其说明书中给出的标配应用外围电路如下图 36： 图 36 TLC5510 标准外围电路 在实际应用中，接口电路会根据实际情况作相应的改变与调整，以适应工作环境与目标的要求。 TLC5510 可使用外部和内部两种基准电压连接方法。 其中外部基准电压从引脚 REFT 和 REFB 接入，并应满足： VREFB+2V≤VREF≤VDDA 0≤VREFB≤VREFB2V 2V≤VREFTVREFB≤5V 对于从零电平开始的正极性模拟输入电压， REFB 应当连接到模拟地 AGND。 VREFT 的范围为 2V～ 5V。 如果要简化电路，可利用 TLC5510 的内部分压电阻从模拟电源电压 VDDA 上取得基准电压。 在 此 设计中，选用 TLC5510 的内部基准方式，中北大学 20xx 届毕业设计说明书 第 15 页 共 52 页 同时，将 REFBS 端与 AGND，而将 REFTS 与 VDDA 端相连，同时将 REFBS 短接至 REFB端， REFTS 短接至 REFT 端来获得 2V 基准电压 ，如图 37： 图 37 TLC5510 使用内部基准 综合上述，在本人的系统设计中，在 5V 供电系统中也将使用 TLC5510 的内部基准，并将其外围接口电路设计为如下图 38： 图 38 TLC5510 外围接口电路 中北大学 20xx 届毕业设计说明书 第 16 页 共 52 页 磁珠专用于抑制 信号 线、电源线上的高频噪声和尖峰干扰，还具有吸收静电脉冲 的能力。 磁珠是用来吸收超高频信号，象一些 RF电路， PLL， 振荡电路 ，含超高频存储器电路（ DDRSDRAM， RAMBUS 等）都需要在电源输入部分加磁珠。 图中的 FB1～ FB3 为高频磁珠，模拟供电电源 AVDD 经 FB1～ FB3 为三部分模拟电路提供工作电流，以获得更好的高频去耦效果。 C1～ C7 为 7 个 的瓷片电容， C8～ C14 为 7个 的电解电容，它 们的作用都是尽可能地消除干扰信号。 在对 TLC5510 的设计应用中，有以下需要引起足够注意 ： （ 1） 为了减少系统噪声，外部模拟和数字电路应当分离，并应尽可能屏蔽。 （ 2） 因为 TLC5510 芯片的 AGND 和 DGND 在内部没有连接，所以，这些引脚需要在外部进行连接。 为了使拾取到的噪声最小，最好把隔开的双绞线电缆用于电源线。 同时，在印制电路板布局上还应当使用模拟和数字地平面。 （ 3） VDDA 至 AGND 和 VDDD 至 DGND 之间应当分别用 1uF 电容去耦，推荐使用陶瓷电容器。 对于模拟和数字地，为了保证无固态噪声的接地连 接，试验时应当小心。 （ 4） VDDA、 AGND 以及 ANALOGIN 引脚应当与高频引脚 CLK 和 D0～ D7 隔离开。 在 接电路时 ， AGND的走线应当尽可能地放在 ANALOGIN走线的两侧以供屏蔽之用。 （ 5） 为了保证 TLC5510 的工作性能，系统电源最好不要采用开关电源。 中北大学 20xx 届毕业设计说明书 第 17 页 共 52 页 4 FIFO 缓冲模块设计 缓冲模块，是整个系统中的核心模块，它是系统的中枢部分。 利用缓冲是整个高速数据采集系统设计的基本依据思想。 由于微电子技术的飞速发展，新一代 FIFO 芯片容量越来越大，体积越来越小，价格越来越便宜。 作为一种新型大规模集 成电路， FIFO 芯片以其灵活、方便、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中 作为缓冲器件 得到越来越广泛的应用。 FIFO 存储器简介 FIFO 是英文 First In First Out 的缩写，是一种先进先出的数据缓存器，没有外部读写地址线，但只能顺序写入 、 读出数据，其内部读写指针自动加 1，不能决定读取或写入某个指定的地址。 FIFO 一般用于不同时钟域之间的数据传输。 对于单片 FIFO 来说，主要有两种结构：触发导向结构和零导向传输结构。 触发导向传输结构的 FIFO 是由寄 存器阵列构成的，零导向传输结构的 FIFO 是由具有读和写地址指针的双口 RAM 构成 ，如图 41： 图 41 FIFO 框图 FIFO 的选型 中北大学 20xx 届毕业设计说明书 第 18 页 共 52 页 FIFO 的一些重要参数 FIFO 的宽度： THE WIDTH，指的是 FIFO 一次读写操作的数据位。 FIFO 的深度： THE DEEPTH，指的是 FIFO 可以存储多少个 N 位的数据（如果宽度为 N）。 满标志： FIFO 已满或将要满时由 FIFO 的状态电路送出的一个信号，以阻止FIFO 的写操作继续向 FIFO 中写数据而造成 溢出 （ overflow）。 空标志： FIFO 已空或将要空时由 FIFO 的状态电路送出的一个信号，以阻止FIFO 的读操作继续从 FIFO 中读出数据而造成无效数据的读出（ underflow）。 读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据。 写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据。 读指针：指向下一个读出地址。 读完后自动加 1。 写指针：指向下一个要写入的地址的，写完自动加 1。 读写指针其实就是读写的地 址，只不过这个地址不能任意选择，而是连续的。 选择型号 根据 FIFO 的一些重要参数，及本次设计的目标要求，现选择芯片型号为AL422B，作为数据缓冲模块的 FIFO 器件。 以下详细介绍这一芯片。 FIFO 存储器 AL422B AL422B 是一种视频帧存储器，存储容量为 384k 8bits，存储器结构为先进先出（ FIFO），其接口非常简单。 下面来介绍它的性能特点及应用领域。 概述 AL422B 是由 AverLogic 公司推出的存储容量为 3Mbits 的视频帧存储器，由于目前 1 帧图像 信息通常包含 640 480 或 720 480 个字节， 而市面上很多视频存储器由于容量有限只能存储 1场图像信息，无法存储 1 帧图像信息。 AL422B由于容量很大，可存储 1帧图像的完整信息，其工作频率达 50MHz。 该芯片的主中北大学 20xx 届毕业设计说明书 第 19 页 共 52 页 要特点如下： （ 1） 存储体为 384k 8bits FIFO。 （ 2） 支持 VGA， CCIR， NTSC， PAL 和 HDTV 分辨率。 （ 3）独立的读 /写操作（可接受不同的 I/O 数据率）。 （ 4）高速异步串行存取。 （ 5）读写时钟周期为 20ns。 （ 6）存取时间为 15ns。 （ 7）内部 DRAM 自行刷新。