单精度
基于fpga的单精度浮点除法器的设计
块可以使设计的可靠性提高 ,但其资源占用较大 ,综合后的浮点数除法器占用 299 个逻辑单元。 通过分析我们发现 ,由于浮点数尾数的特殊性 ,可以大大简化尾数除法模块。 改进的除法模块将输入的两数据进行比较 ,数据 A 大于数据 B 则输出‘ 1’ ,反之则输出‘ 0’。 将输出的‘ 1’或‘ 0’按位存储在 storage 模块中 ,组合得到除法运算结果。
块可以使设计的可靠性提高 ,但其资源占用较大 ,综合后的浮点数除法器占用 299 个逻辑单元。 通过分析我们发现 ,由于浮点数尾数的特殊性 ,可以大大简化尾数除法模块。 改进的除法模块将输入的两数据进行比较 ,数据 A 大于数据 B 则输出‘ 1’ ,反之则输出‘ 0’。 将输出的‘ 1’或‘ 0’按位存储在 storage 模块中 ,组合得到除法运算结果。