dds

能仿真，对适配后形成的最终电路进行时序仿真。 也就是说只 要有了 Quartus II 这个集成开发环境，就基本上可以完成 Altera 公司 FPGA 开发过程中的所有工作。 另外，为了方便设计， Quartus II 还提供了免费 LPM 模块供用户调用，如计数器、存储器、加法器、乘法器等。 除了这些免费的 LPM 模块外， Altera 公司还开发了有偿 IP 核提供给有需要的用户使用。

juchibo。 ARCHITECTURE SYN OF juchibo IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file :

）、 GAL（ Generic Array Logic，通用阵列逻辑）到 FPGA、 ispLSI（ in system programmable large scale integration，在系统可编程大规模集成电路）等高密度 PLD 的发展过程。 与中小规模通用型集成电路相比，用 PLD实现数字系统，有集成度高、速度快、功耗低、可靠性高等优点。 与 10 大规模专用集成电路相比，用

)。 //2 keyinput[keyi]=2。 if(keyi9) keyi++。 break。 case 0x03: disp_word(10+keyi*7,3,39。 339。 )。 //3 keyinput[keyi]=3。 if(keyi9) keyi++。 break。 case 0x04: disp_word(10+keyi*7,3,39。 439。 )。 //4

S T C8 9 C5 2 图 38 DDS模块 9 DDS 采用串行写入模式， 省 下了单片机的 5个 IO 口。 10 液晶 1602 模 块 液晶屏幕光标指针对应的实际位置如下： 11 12 采用串口写入模式，省下 4 个 IO 口。 back1， back2 用来调整背景光， V0 用来调整液晶中的文字显示电压，调整文字亮度。 按键设置 采用 5 个独立按 键作为波形设置按键

P（ P≠0 ） 时 ,波形存储器的输入为相位累加器的输出与相位控制字 P之和 ,因而其输出的幅度编码相位会增加NP2,从而使最后输出的信号产生相移。 控制波形的加法器 通过改变波形控制字 W 可以控制输出信号的波形。 由于波形存储器中的不同波形是分块存储的 ,所以当波形控制字改变时 ,波形存储器的输入为改变相位后寄存器 频率控制字 K fc 相位量化序列 景德镇陶瓷学院本科生毕业设计（论文）

部控制还是通过 FPGA 进行控制。 同时有多个跳线接口，可以方便灵活的对使用方式进行实时的改变。 由于是高频电路，所以要非常注意对电源的滤波，在 AD9854 芯片的每个电源输入端口都要增加旁路电容，减少电源所带来的干扰。 图 信号源总体结构框图 300MHz 参考 FPGA 控制 ADL5530 放大器 HMC307QS16 数字衰减器 AD9854 DDS 单片机及键盘显示 50Ω输出

等都是典型代表，它们功能强大且性能稳定，其系统时钟频率从 30MHz到 1GHz不等，在芯片内部还做了抑制杂散的处理，它们不仅能产生传统的三角波、方波、锯齿波，而且还可以产生任意波形，因此很适合做各种调制方式分析。 任意波形发生器除了具有一般函数发生器具有的信号发生功能以外，还可以通过 PC 控制和手动设置方法产生任意波形，合成和还原任意波形信号。 本课题研究目标 在 DDS 理论基础上 通过

,广泛使用在电信与电子仪器领域 ,是实现设备全数字化的一个关键技术。 直接数字频率合成器（ Direct Digital Synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。 一个直接数字频率合成器由相位累加器、加法器、波形存储 ROM、 D/A 转换器和低通滤波器 （ LPF） 构成。 DDS 的原理框图如下图 21所示： 图 21 DDS 原理框图 其中 K

波形，其工作过程为： (1) 确定频率控制字 K； (2) 在时钟脉冲正的控制下，该频率控制字累加至相位累加器生成实时数字相位值； (3) 将相位值寻址 ROM 转换成正弦表中相应 的数字幅码。 (4) 模块 DAC 实现将 NCO 产生的数字幅度值高速且线性地转变为模拟幅度值， (5) DDS 产生的混叠干扰由 DAC 之后的低通滤波器滤除。 FPGA、 CPLD 概述