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HDL 覆盖面广，描述能力强，是一个多层次的硬件描述语言及 CPLD 器件速度快，使用方便，便于修改等特点，本设计在实用方面具有一定的价值。 在本次设计中还存在很多不足，可以改进的地方目前有以下几点 : 一、该设计虽然实现了基本的计费和计程，但是很多问题并没有解决，如本设计只实了一种车速的计费。 若要实现出租车的不同档位下的计程计费，还需要进一步讨论。 二、该设计智能化水平较低，启动、等待
R (3 downto 0)。 signal direct: STD_LOGIC_VECTOR (3 downto 0)。 begin direct=39。 039。 amp。 conv_std_logic_vector(dir,3)+1。 st_out=39。 039。 amp。 conv_std_logic_vector(liftor,3)+1。 run_wait=39。 039。 amp。
5 图 FLEX系列芯片引脚图 MAX+plusⅡ概述 本设计用的是 MAX+plusⅡ软件。 MAX+plusⅡ是 Altera 提供的 FPGA/CPLD开发集成环境， Altera 公司是世界最大的可编程逻辑器件供应商之一。 MAX+plusⅡ界面友好，使用便捷，被誉为业界最 易学的 EDA 软件。 MAX+plusⅡ提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入
sec2=0000。 sec1=0000。 sec0=39。 139。 elsif (sec1=1001) then jidao 9s sec1=0000。 sec2=sec2+1。 sec0=39。 039。 else sec1=sec1+1。 zhengchangjishu 1s sec0=39。 039。 end if。 end if。 end process。 end。 三、时序仿真：
器如下图 43 第 7 页 (共 23 页 ) 图 43 四位串行输入并行输出寄存器 图 44 四 为串行输入并行输出寄存器 上图为 四 为串行输入并行输出寄存器，它由 4 个 D 触发组成，当 reset为高电平时，每给一脉冲输入数据将向右移一位二值代码，它能同时复位 控制模块 （ 1） 功能介绍 开锁时输入密码后 ,拨动 RT键使其为高电平，而 CHANGE 为低电平检测，密码正确时开锁
POINTS_A0:=POINTS_A0+1。 END IF。 ELSIF CHOS=0010 THEN IF POINTS_B0=1001 THEN POINTS_B0:=0000。 ELSE POINTS_B0:=POINTS_B0+1。 9 END IF。 ELSIF CHOS=0011 THEN IF POINTS_C0=1001 THEN POINTS_C0:=0000。 ELSE
量周期的原理图 频率计测量周期的原理图如下： 频率计测量周期的原理图 图 2 脉冲形成模块 计数模块 译码模块 控制模块 分频模块 量程切换模块 被测信号 锁存 清零 使能 基准信号 廊坊燕京职业技术学院毕业论文（设计） 第 6 页 共 47页 2 频率计测量频率的层次化设计方案 4 位十进制计数器模块 4位十进制计数器模块包含 4 个级联十进制计数器
elsif clk39。 event and clk=39。 139。 then co=39。 039。 if s=39。 139。 then if ta=0000 then ta=1001。 co=39。 139。 else ta=ta1。 end if。 end if。 end if。 end process p1。 p2:process(co,rst,s,stop,tb) begin 8
when00000100=DAOUT=10001101。 when00000101=DAOUT=10010000。 when00000110=DAOUT=10010011。 when00000111=DAOUT=10010110。 when00001000=DAOUT=10011001。 when00001001=DAOUT=10011100。
统时钟脉冲（它是系统内部所有时钟脉冲的源头，且其频率最高）、弹跳消除取样信号、键盘扫描信号。 当一个 系统中需使用多种操作频率的脉冲波形时，最方便的方法之一就是利用一 计数器来产生各种需要的频率。 也就是先建立一个 N 位计数器， N 的大小根据电路的需求决定， N 的值越大，电路可以分频的次数就越多，这样就可以获得更大的频率变化，以便提供多种不同频率的时钟信号。 若输入时钟为 CLK， N位