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信号的频率，N为计数器所累计的脉冲个数， T为产生 N个脉冲所需的时间。 所以，在 1秒时间内计数器所记录的结果，就是被测信号的频率。 被测频率信号取自实验箱晶体振荡器输出信号，加到主控门的输入端。 再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲： 1ms， 10ms， ，1s等，时基信号的选择可以控制，即量程可以改变。 时基信号经控制电路产生闸门信号至主控门
e II、 Stratix II 系列、 Stratix GX 系列等。 支持 IP 核，包含了 LPM/Mega Function 宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。 此外， Quartus II 通过和 DSP Builder 工具与Matlab/Simulink 相结合，可以方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（
nal。 back: delete signal。 cheak: verify code signal。 set: code ok。 close: turn off lock。 lock: state display。 warn: warning signal。 count: counter signal a1,a2,a3,a4,a5,a6,a7,a8: coding output
测调试的优点，因此本设计的函数发生器选择方案四完成波形发生的全部功能。 波形函数输出控制方式选择 方案一：控制多路 D/A 开关输出方式 此种方案为每一路输出的波形函数使用一路 D/A 转换后输出，通过控制开关控制每一路 D/A是否工作，决定输出的波形。 此种方案可以同时输出多路波形，但是需 要路 D/A 转化器，外围电路复杂，制作成本较高而且控制复杂。 方案二：采用数据选择器方式 D/A 转换
在的 VHDL 程序。 这里所谓的元件，既可以被高层次的系统所调用，成为该系统的一部分，也可以作为一个电路功能块独立存在和独立运行。 第一章 绪 论 8 图 11 VHDL 程序设计基本结构 CPLD简介 复杂可编程逻辑器件（ CPLD, Complex Programmable Logic Device）是在 EPLD(Erasable Programmable Logic
，使其变成同频方波信号。 有两种方法可以实现： 方法一 放大整形电路由晶体管 3DG100与 74LS00等组成，如图。 其中 3DG100组成放大器将输入频率为 fx的周期信号如正弦波、三角波等进行放大。 与非门 74LS00构成施密特触发器，它 对放大器的输出信号进行整形使之成为矩形脉冲。 并通过 Mulitisim软件进行仿真，仿真结果如图。 图 放大整形电路仿真波形图 图 放大整形电路图
process。 程序 2: Architecture one of sample is variable a， b， c:integer。 begin c=a+b。 将‚ c=a+b‛改成‚ c:=a+b‛ end。 程序 3: library ieee。 use。 entity mux21 is PORT(a,b:in std_logic。 sel:in std_loglc。 c:out
lone 器件 Cyclone现场可编程门 阵列系列基于 、 m全铜层 SRAM工艺，其密度增加至 20200个逻辑元件（ LE）， RAM增加至 228KB。 它具有生成时钟的锁相环以及 DDR SDR和快速 RAM（ FCRAM）存储器所需的专用双数据率（ DDR）接口等。 Cyclone器件支持多种 I/O 标准，包括 640Mbps的LVDS，以及频率为 33MHz和 66MHz
来将单相时钟脉冲 CP 转换成两相时钟脉冲 QA 和 QB， QA和 QB是两个频率相同而相位不同的时钟脉冲，故称为两相时钟脉冲。 此电路的逻辑图和波形图如图 36所示。 图 3 6 两相时钟脉冲电路 Q CP 1J C1 1K Q amp。 amp。 Q A Q B Q B Q A Q Q CP （ a ）逻辑图 （ b ）波形图 amp。 amp。 “ 1 ” 按图 36（ a）连接实验电路
． 普通内部逻辑设计模块。 在图的左下角。 此 模块与以上几个电路使用方法相同，例如同结构图 的唯一区别是 8 个键控信号不再是琴键式电平输出，而是高低电平方式向目标芯片输入（即乒乓开关）。 此电路结构可完成许多常规的实验项目。 2． RAM/ROM 接口。 在图左上角，此接口对应于主板上，有 2 个 32 脚的 DIP 座，在上面可以插RAM，也可插 ROM（仅 GW48GK/PK