逻辑

以 “ P或 q”为例：一是 p成立但 q不成立 ， 二是 p不成立但 q成立 ， 三是 p成立且 q成立 ， 2． 对命题的否定只是否定命题的结论 ， 而否命题既否定题设又否定结论 3． 真值表 P或 q： “一真为真 ” ， P且 q： “一假为假 ” 4． 互为逆否命题的两个命题等价 ， 为命题真假判定提供一个策略。 例 1． 已知复合命题形式 ， 指出构成它的简单命题 ， （ 1）

a+b不是偶数 (C)a+b不是偶数 ， 则 a， b都不是偶数 (D)a+b不是偶数，则 a， b不都是偶数 答案： (4) A (5) B p： “若 a＜ 3则 a＞ 1”， 则 p和它的逆命题 、否命题 、 逆否命题中真命题的个数为 ( ) (A)0 (B)1 (C)2 (D)3 5． 若 p为真命题 ， q为假命题 ， 以下四个命题： (1)p且q； (2)p或 q； (3)非 p；

交互的例程集合。 •设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级 (RTL )到算法级，包括进程和队列级。 •能够使用内置开关级原语在开关级对设计完整建模。 •同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。 •Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。 这些值也能够用于与期望值比较，在不匹配的情况下

而 q 为真． 解 选 B． 例 8 若 p、 q 是两个简单命题，且“ p 或 q”的否定是真命题，则必有 [ ] A． p 真 q 真 B． p 假 q假 C． p 真 q 假 D． p 假 q真 分析 利用逆否命题与原命题的等价性，结合真值表确定结论． 解 ∵“ p 或 q”的否定是“非 p且非 q”，这是一个真命题，所以由真值表．非 p、非 q 都是真命题，那么 p 假 q 假．选 B．

，“ r或 s”的复合命题并判断其真假，然后归纳出其规律． 3. p或 q形式复合命题 p q p或 q 真 真 假 假 真 假 真 假 3. p或 q形式复合命题 p q p或 q 真 真 假 假 真 假 真 假 真 3. p或 q形式复合命题 p q p或 q 真 真 假 假 真 假 真 假 真 真 3. p或 q形式复合命题 p q p或 q 真 真 假 假 真 假 真 假 真 真 真 3

KADD) BEGIN IF RSTN=39。 039。 THEN TKADD=39。 039。 ELSIF (KADD39。 EVENT AND KADD=39。 139。 )THEN TKADD=39。 139。 END IF。 END PROCESS。 PROCESS(RSTN,KSUB) BEGIN IF RSTN=39。 039。 THEN TKSUB=39。 039。 ELSIF

庆市万州高级中学 曾国荣 167。 高 2020级数学复习课件 一般地，如果已知 pq，那么就说： p是 q的 充分条件 ； q是 p的 必要条件 ． 由上述定义中，“ pq”即如果具备了条件 p，就足以保证 q成立，所以 p是 q的充分条件，这点容易理解。 但同时说 q是 p的必要条件是为什么呢。 不很理解的较多，特别是 q是结论，怎么又变为条件呢。 应注意条件和结论是相对而言的．由“

f ( x )≤ f ( m )。 ② ∃ x ∈ R ， f ( x )≥ f ( m )。 ③ ∀ x ∈ R ， f ( x )≤ f ( m )。 ④ ∀ x ∈ R ， f ( x )≥ f ( m ). 思考： 在本例 ( 2 ) 中，若将 “ a 0 ” 改为 “ a 0 ” ，其他条件不变，则如何选择。 方法总结： 1 ．全称命题真假的判断方法 ( 1 )

由 （ 2） ， D、 E两地至少去一地 ， E既不能去 ， 故必定去 D地 ， 去了 D地 ， 由 （ 4） 可知就必须去 C地 ，去了 C地 ， 由 （ 3） 就不能去 B地 ， 不去 B地 ， 由 （ 1）也就不去 A地。 故唯一选择是参观 C、 D二地。 例 5. 一个袋中有 10种型号的袜子（足够多只），为确保从中取出 20双，至少应取几只。 解 解： 因为袜子有 10个型号 ， 取出

r 是硬件描述语言 :硬件描述语言简称为HDL(Hardw are Description Language)是一种用形式化方法来描述数字电路和系统的语言 , 也是电子设计人员和电子设计自动化 (EDA)工具之间的界面。 集成电路的层次化设计 :系统级 (性能指标，如数据线宽度、速度等。 行为级（算法级）－－对功能的抽象描述，给出控制流图或数据流图。 寄存器传输级（