频率计
0 ]OUTPUT43ENDD6101415CHEKFFINPUTCHOICEINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCSTARTCLRTRIGFSTDSEL [ 2 .. 0 ]TF18161719208 11 图 测频 模块逻辑图 测频 /测周期的实现 (1) 令 TF=0，选择等精度测频，然后在
算机辅助设计）是计算机发展的初级阶段，是高级 EDA 系统的重要组成部分。 它利用计算机的图形 编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成电路板图。 采用二维图形编辑与分析，主要解决电子线路设计后期的大量重复性工作，可以减少设计人员的繁琐重复劳动，但自动化程度低，需要人工干预整个设计过程。 这类专用软件大多以微机为工作平台，易于学用，设计中小唐 山 学 院 毕 业
单片机的定时 \计数 定时器 /计数器是单片机的重要功能模块之一。 在检测、控制及智能仪器等应用中，常用定时器作实时时钟，实现定时检测、定时控制。 还可用定时器产生毫秒宽的脉冲，驱动步进电机一类的电气机械。 计数器主 要用于外部事件的计数。 MCS51 单片机内部有两个 16 位可编程定时器 /计数器，即定时器 T0 和定时器 T1，它们既可以用作定时器方式，又可用作计数器方式，可编程设定 4
的值在数码管上显示。 当延时结束后清除计时器和分频器开始下一次测量。 其原理如图。 6 图 3．数字频率计的硬件设计 见附录 1 模块分析 放大整形电路 放大整形电路由运算放到器 LM358与施密特触发器 74LS14等组成。 其中 LM358组成放大器，当输入信号很小时将其进行放大。 开关可以用来 选择是否放大。 施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲 [3]。 电路如图
A功能时 ,只需换一片 EPROM即可。 这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。 因此， FPGA的使用非常灵活。 同时 EDA开发工具的通用性、设计语言 ( 在此为 VHDL) 的标准化以及设计过程几乎与所用器件的硬件结构无关，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，可以在很短的时间里完成十分复杂的系统设计。 论文所做的工作与研究内容 随着 EDA（
和计数器 B 同时分为对 fx和 f0的周期数进行累加计数。 在 T时间内，若计数器 A 的累计数为 Na，计数器 B的累计数为 Nb，则 Na=Tr*fx和 Nb=Tr*f0，因此可以计算出被测频率 fx=f0(Na/Nb)。 输 入 通 道 闸 门 A 计 数 器 A显 示运 算 器控 制 电 路时 基 分 频 闸 门 B 计 数 器 Bf xf 0 图 21 等精度测量原理图 由此可见
5W6STORBE7GND8C9B10A11D712D613D514D415VCC1674LS151U374LS151P35GNDVCCADDR2ADDR0ADDR1 图 25 74LS151 电路图 表 22 74LS151 功能表 G A2 A1 A0 Y W 1 0 1 0 0 0 0 D0 0D 0 0 0 1 D1 1D 0 0 1 0 D2 2D 0 0 1 1 D3 3D 0 1
计算。 STM32 系统配置和初始化 本系统程序采用 Keil uVision4 进行编写、编译和调试仿真。 使用 STM32 标准外设库函数 进行开发，从而不必关心底层寄存器的配置，减少了工作量，缩短了开发周期。 STM32 外部接 8MHz 晶振，通过内部 PLL 可以让系统频率达到 72MHz。 STM32 时钟包括 AHB 高速系统时钟总线、 APB2 高速外设时钟总线和 APB1
开放的界面 与结构无关 完全集成化 丰富的设计库 模块化工具 硬件描述语言 Opencore 特征 Max+PlusⅡ 的功能 Max+PlusⅡ 支持 FLEX、 MAX 及 Classic 等系列 EDA 器件，设计者无须精通器件内部 的复杂结构 ， 只需用自己熟悉的设计输入工具，如高级行为语言、原理图或波形图进行设计输入，它便将这些设计转换成目标结构所要求的格式
CNTER=0000000000000000000000000。 CNTEER=NOT CNTEER。 ELSE CNTER=CNTER+1。 END IF。 END IF。 END PROCESS。 CLK500=CNTEER。 END ART。 CLKGEN模块的源程序为：LIBRARY IEEE。 USE。 USE。 ENTITY CLKGEN ISPORT( CLK :IN