频率计
eda频率计课程设计报告(编辑修改稿)
存在于此模块的输入口，在信号 LOAD 的上升沿后即被锁存到寄存器 REG32B 的内部，并由 REG32B 的输出端输出，然后由 7 段译码器译者成能 在数码管上显示输出的相应数值。 计数器 CNT10 设计要求：有一时钟使能输入端，用于锁定计数值。 当高电平 4 时计数允许，低电平时禁止计数。 本设计可通过实验箱下载验证，将第一全局时钟 CLK接实验箱 1Hz频率信号，第二全局时钟 CLK2
数字频率计-数字频率计设计(编辑修改稿)
OD 00H ACC 00H TCON 00H B 00H TH0 00H PSW 00H TL0 00H SP 07H TH1 00H DPTR 0000H TL1 00H P0～ P3 FFH SCON 00H IP XXX0 0000B SBUF XXXX XXXXB IE 0XX0 0000B PCON 0XXX XXXXB 注： XXX 不定 复位后， P0 口～ P3 口输出高电平