时序

tal Electronics Technology 2020/11/29 时序逻辑电路的设计 根据次态卡诺图和 JK触发器的驱动表可得各触发器的驱动卡诺图： 0 0 0 1 1 0 1 1 Qn→ Qn+1 0 1 1 0 J K JK触发器的驱动表 Jn00n1Q10101n112002Kn00n1Q10101n112002 0 0 1 0 1 102 J 12 KDigital

• 价格较高 • 门的利用率不高 (Programmable Logic Array) (3) PAL — 可编程阵列逻辑 I2 I1 I0 O2 O1 O 0 与 阵列 (可编程 ) 或 阵列 (固定 ) 优点： • 速度高 • 价格低 • 采用编程器现场 编程 缺点： • 输出方式固定 一次编程 (Programmable Array Logic) (4) GAL — 通用阵列逻辑 I2

8 I/O写总线周期  T1状态 —— 输出 16位 I/O地址 A15～ A0， IO/M输出高电平，表示 I/O操作； ALE输出正脉冲，表示复用总线输出地址  T2状态 —— 输出控制信号 WR和数据 D7～ D0  T3和 Tw状态 —— 检测数据传送是否能够完成  T4状态 —— 完成数据传送 10 8088 存储器读总线周期 T4 T3 T2 T1 ALE CLK

置 1/置位 置 0 /复位 /清 0 小 结 3. 当满足约束条件 SD+ RD＝ 1时，改变输入信号，就可以改变输出信号状态。 11 12 时钟触发器 时钟是指一种周期性矩形脉冲（ CP）。 实用的 触发器都是在时钟信号的控制（ 同步 ）下工作。 （时钟）触发器不仅有触发端，还有 CP端。 13 Q Q RD SD a b c d R S CP 直接清零端 直接置位端 输出端 输入端

34 8位并行输入 /串行输出寄存器 74HC165 D0~D7 ：异步并行输入 Ds ：串行输入 CE ：芯片使能 , Chip Enable PL ：并行输入使能 ,Parallel Load 16/34 移位寄存器  在时钟信号作用下，可以将数据向左或者向右移位 串行输入 /右移 /串行输出 输入 输出 串行输入 /左移 /串行输出 输出 输入 循环右移 循环左移 输入 输出 串行输入

CPU正在从总线上读来自于 MEM或 I/O设备的数据。  M/IO： 输出，三态  区分是读写存储器还是读写 I/O端口（即地址总线上的地址是存储器地址还是 I/O端口地址）。 23 最小模式下的主要引线  DEN： 输出，三态  数据总线允许信号。 用来打开外部数据总线缓冲器。  DT/R：输出，三态  表明 CPU正在传送还是接收数据，用来作为外部数据总线缓冲器的方向控制； 