vhdl

结构体 功能描述 湖北师范学院 2020 届控制科学与工程系学士学位论文（设计） 10 接在一起，形成系统主电路的软件结构。 时基产生与测频时序控制模块设计程序 时基产生与测频时序控制电路主要产生计数允许信号 EN、清 零信号CLR 和锁存信号 LOCK 部分 VHDL 代码如下： ARCHITECTURE behave OF CTRL IS 定义结构 体 behave SIGNAL CLK2

case a is when 00 = p1=c。 当 a 为 0 时，将 c 的值赋给 p1。 when 01 = p2=c。 当 a 为 1 时，将 c 的值赋给 p2。 when 10 = p3=c。 当 a 为 2 时，将 c 的值赋给 p3。 when 11 = p4=c。 当 a 为 3 时，将 c 的值赋给 p4。 end case。 end if。 end process t1。

end if。 elsif(count1660)then count=count+1。 enhour_1=39。 039。 after 100 ns。 else count=0000000。 end if。 end if。 end process。 end fun。 模块：用来对时进行计数，当记到计数器的低四位为 1001 时，若高三位小于 010 时，则时计数器加 7，目的是使计数值变为

VHDL，模拟器对编辑后的程序进行模拟，如果达不到设计要求，则可以重新修改程序，直到通过功能模拟。 (3) 逻辑综合与优化 将通过功能模拟的程序放到 VHDL 编译器中，进行逻辑综合与优化。 (4) 门级模拟对电路用 VHDL。 仿真器仿真。 可对门级电路的延时、定时状态、驱动能力等进行仿真。 如不符合要求，可重复步骤 (3)，再门级模拟，直到符合要求止。 (5) 版图生成 用相应的软件处理后

定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。 然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。 (3)、仿真：仿真包括功能仿真、时序仿真和定时分 析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。 (4)、编程与验证：用经过仿真确认后的编程文件通过编程器（

如果 en 为高电平且 s 为 1 时 系统将 g 和 h 的值改为当前 a， b 所代表的密码的四 位二进制数，达到改变密码的作用。 输出部分设计 输出由两部分组成，第一部分为输入密码 的显示，由对应的十进制数字转换成七段数码管的输入 [3]。 此处两个七段数码管的输出为 7 位标准逻辑矢量 c 和 d， 当 a， b 的值发生变化时在进行输入部分的操作后还会把 相对应的 7 位逻辑矢量赋给

end if。 end if。 disp=’1’。 elsif stop=’1’ and ok=’1’then down counting if a_sec=0 then if a_min=0 then if a_hour=0 then index=’1’。 disp=’0’。 else a_hour=a_hour 1。 a_min=59。 a_sec=59。

124=d=254。 when 125=d=254。 when 126=d=255。 when 127=d=255。 when others=null。 end case。 end if。 其中，时钟信号 clk，复位信号 clr， 8位二进制输出信号端口 d。 程序设计流程图如下图所示： 输 出 赋 值 0NYNY计 数 器 是否 为 1 2 7。 复 位 信 号是 否 为 0。 查 表 输

tdxPl:buffer std_logic_vector(3 downto 0)。 倒计时显示东西方向人行道所亮灯剩余时间。 tnbh:BUFFER STD_LOGIC_VECTOR(6 DOWNTO 4)。 tnbl:BUFFER STD_LOGIC_VECTOR(3 downto 0)。 倒计时显示南北方向所亮灯剩余时间。 tnbph:buffer std_logic_vector(8

then coin=0011。 next_state=state3。 elsif datain=10 then coin=0100。 next_state=state4。 elsif datain=00 then act10=39。 139。 act5=39。 039。 coin=0000。 next_state=idle。 end if。 when state3= if datain=01